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2个回答
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这种情况下需要互相balance时钟吗?
看交互信号有没有跨时钟域了,垮了就不用,没跨的话如果设计能保证有效电平能持续足够多的周期也可以不用,如果只能持续一个周期就需要,这都需要根据具体的设计来看的,没有固定的答案吧 |
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其实我想请教的是:
比如某家公司的CPU(或者其它design),design 里有个主时钟,即 cpu_clk,在该主时钟 。.. 在嵌入式的应用中,CPU(MCU)未必是整个系统的核心,即时钟未必是设计中最高的。若CPU是设计的核心,例如跑os级别的CPU或者GPU,那么其频率必定很高。 不同的时钟如何分配到各个不同IP,我的理解是,看这个IP是否有连接高速总线,是否有高速吞吐的ram, fifo等设计。 其次模块与模块之间耦合的方式:控制信号,数据流。你这边应该是指数据如果有位宽即多根线传输,时钟之间的差异会带来什么影响。从慢速时钟到快速时钟的传输,并行的信号线带来的影响不大。反之则需要慎重考虑,因为时序很难收敛。 其实你问的问题比较大,太笼统,切割出来询问较好,如果硬要回答你现在问的问题,估计可以写一片论文。 |
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只有小组成员才能发言,加入小组>>
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