[问答]

为什么这个SSI代码用Modelsim仿真出来的图形数据是红线？求解答

2309 仿真

问答对人有帮助，内容完整，我也想知道答案 0 module encode_rx_data( input sys_clk, //50MH input sys_rst, // input rx_bit, //input bit pin output ssi_clk, // 提供SSI接收器专用时钟 output reg [16:0] CPR_data, //output data output data_ready, output data_end ); reg data_end_flag; assign data_end = data_end_flag; reg [4:0] count_ssi_bits_count; //???????ssi bit?????17??????????16????????? reg [5:0] SSI_freq_cnt; reg [5:0] ssi_neg_count; reg [5:0] SSI_clock_cnt; parameter SSI_freq = 6'd50;//??????1/T?0.5M~2.5M???????1M???????????1M??,50M/1M=48 parameter SSI_bit = 5'd17;//??????1/T?0.5M~2.5M???????1M???????????1M??,50M/1M=48 reg [16:0] CPR_data_bits; reg [2:0] Current_STATE; reg [2:0] NEXT__STATE ; parameter [2:0] IDLE = 3'd0, RECEIVE = 3'd1, STOP = 3'd2; reg SSI_CLOCK_flag; assign ssi_clk = SSI_CLOCK_flag; reg [16:0] Monoflop_time_cnt ; parameter Monoflop_time = 1500; wire Monoflop_END; reg [5:0] SSI_STOP_cnt ; wire SSI_STOP_end ; reg data_over ; always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) Current_STATE<=IDLE; else Current_STATE<=NEXT__STATE; end //数据准备 always@() begin if(sys_rst== 1'b0) NEXT__STATE<=IDLE; else begin case(Current_STATE) IDLE : if(Monoflop_END) NEXT__STATE <= RECEIVE; else NEXT__STATE <= IDLE; RECEIVE : if(count_ssi_bits_count==SSI_bit&&SSI_freq_cnt==SSI_freq/2) NEXT__STATE <= STOP; else NEXT__STATE <= RECEIVE; STOP : if(SSI_STOP_end == 1) NEXT__STATE <= IDLE; else NEXT__STATE <= STOP; default : NEXT__STATE<=IDLE; endcase end end always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) begin Monoflop_time_cnt <= 0 ; end else if(Current_STATE==IDLE) begin if(Monoflop_time_cnt==(Monoflop_time-1)) begin Monoflop_time_cnt <= 0 ; end else begin Monoflop_time_cnt <= Monoflop_time_cnt+1'd1; end end end assign Monoflop_END=(Monoflop_time_cnt==(Monoflop_time-1))?1:0; always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) begin count_ssi_bits_count <= 5'd0; SSI_freq_cnt<=0; end else if(Current_STATE==RECEIVE) begin if(SSI_freq_cnt==SSI_freq-1) begin if( count_ssi_bits_count==(SSI_bit)&&SSI_freq_cnt==SSI_freq-1) begin count_ssi_bits_count <= 0; SSI_freq_cnt<=0; end else begin SSI_freq_cnt<=0; count_ssi_bits_count <= count_ssi_bits_count + 5'd1; end end else begin SSI_freq_cnt <= SSI_freq_cnt+1; end end end always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) begin ssi_neg_count <= 5'd0; SSI_clock_cnt<=0; end else if(Current_STATE==RECEIVE) begin if(SSI_clock_cnt==SSI_freq/2-1) begin if( ssi_neg_count==(2SSI_bit+1)&&SSI_clock_cnt==SSI_freq/2-1) ssi_neg_count <= 0; else begin SSI_clock_cnt<=0; ssi_neg_count <= ssi_neg_count + 5'd1; end SSI_clock_cnt <= 0; end else begin SSI_clock_cnt <= SSI_clock_cnt+1; end end end always@(*) begin if(sys_rst== 1'b0) SSI_CLOCK_flag<=1; else if(Current_STATE==RECEIVE) begin case(ssi_neg_count) 0 : SSI_CLOCK_flag<=0; 1 : SSI_CLOCK_flag<=1; 2 : SSI_CLOCK_flag<=0; 3 : SSI_CLOCK_flag<=1; 4 : SSI_CLOCK_flag<=0; 5 : SSI_CLOCK_flag<=1; 6 : SSI_CLOCK_flag<=0; 7 : SSI_CLOCK_flag<=1; 8 : SSI_CLOCK_flag<=0; 9 : SSI_CLOCK_flag<=1; 10 : SSI_CLOCK_flag<=0; 11 : SSI_CLOCK_flag<=1; 12 : SSI_CLOCK_flag<=0; 13 : SSI_CLOCK_flag<=1; 14 : SSI_CLOCK_flag<=0; 15 : SSI_CLOCK_flag<=1; 16 : SSI_CLOCK_flag<=0; 17 : SSI_CLOCK_flag<=1; 18 : SSI_CLOCK_flag<=0; 19 : SSI_CLOCK_flag<=1; 20 : SSI_CLOCK_flag<=0; 21 : SSI_CLOCK_flag<=1; 22 : SSI_CLOCK_flag<=0; 23 : SSI_CLOCK_flag<=1; 24 : SSI_CLOCK_flag<=0; 25 : SSI_CLOCK_flag<=1; 26 : SSI_CLOCK_flag<=0; 27 : SSI_CLOCK_flag<=1; 28 : SSI_CLOCK_flag<=0; 29 : SSI_CLOCK_flag<=1; 30 : SSI_CLOCK_flag<=0; 31 : SSI_CLOCK_flag<=1; 32 : SSI_CLOCK_flag<=0; 33 : SSI_CLOCK_flag<=1; 34 : SSI_CLOCK_flag<=0; 35 : SSI_CLOCK_flag<=1; default : SSI_CLOCK_flag<=1; endcase end end always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) begin SSI_STOP_cnt <= 0 ; end else if(Current_STATE==STOP) begin if(SSI_STOP_cnt==SSI_freq/2-1) begin SSI_STOP_cnt <= 0 ; end else begin SSI_STOP_cnt <= SSI_STOP_cnt+1'd1; CPR_data <= CPR_data_bits; data_end_flag<=1; end end end assign SSI_STOP_end=(SSI_STOP_cnt==SSI_freq/2-1)? 1:0; //接收串行数据位数据 always@(posedge sys_clk or negedge sys_rst) begin if(sys_rst== 1'b0) CPR_data_bits <= 17'b0; else if(Current_STATE == RECEIVE &&SSI_freq_cnt==SSI_freq-1&&NEXT__STATE!=STOP) CPR_data_bits[SSI_bit-count_ssi_bits_count-1] <= rx_bit; //SSI_bit == 17 else CPR_data_bits <= CPR_data_bits; end endmodule 测试代码 `timescale 1 ns/ 1 ps module encode_rx_data_test(); reg rx_bit; reg sys_clk; reg sys_rst; wire [16:0] CPR_data; wire data_end; wire data_ready; wire ssi_clk; encode_rx_data u_encode_rx_data( .CPR_data(CPR_data), .data_end(data_end), .data_ready(data_ready), .rx_bit(rx_bit), .ssi_clk(ssi_clk), .sys_clk(sys_clk), .sys_rst(sys_rst) ); initial begin sys_clk = 1'b0; sys_rst = 1'b0; #200 sys_rst = 1'b1; end always #10 sys_clk = ~sys_clk; endmodule// 0
2021-5-8 20:26:09　　 1 评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报默默无言55555 相关推荐 • 关于用modelsim仿真ROM的问题 9998 • labview如何读取CAD DXF格式图形并绘制出来呀 7923 • modelsim仿真出来关闭 1811 • 代码和原理图设计的顶层文件有什么不同么 7301 • fft ip核仿真的验证 4073 • modelsim中无法仿真出正弦波波形 8085 • 用查表法校验的时候不能用modelsim进行仿真，该怎么查找程序错误？ 2466 • Matlab频谱分析之灵异事件 6015 • 请问modelsim仿真出现如下问题怎么解决？ 6114 • vivado 修改源代码后，modelsim重新加载波形，如何操作？？？ 7560 1 条评论卿小小_9e6 2021-5-9 20:35 这样看太麻烦了。可以考虑“使用附件”或者“插入code”。赞回复举报