[问答]

引脚电容在引脚上耦合出噪声电压？

问答对人有帮助，内容完整，我也想知道答案 0 引脚上产生耦合的情形是怎么样的？ 0
2021-4-7 06:02:58　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 aaabbb567 该类别下有 7 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 xj1223726587 该类别下有 5 个回答。邀请回答 gua6338 该类别下有 5 个回答。邀请回答 yuxiangxyz 该类别下有 5 个回答。邀请回答 60user101 该类别下有 5 个回答。邀请回答 hkzhd888 该类别下有 5 个回答。邀请回答 asd013 该类别下有 5 个回答。邀请回答 sdsgsf 该类别下有 5 个回答。邀请回答 hgimtk 该类别下有 5 个回答。邀请回答 jdstftwef 该类别下有 5 个回答。邀请回答 khvhsfw 该类别下有 5 个回答。邀请回答 clknsw 该类别下有 5 个回答。邀请回答举报刘峰相关推荐 • GPIO引脚上的最大安全电压是多少？ 227 • 请教大神，靠近芯片的哪些电容应该贴近芯片引脚，还有去耦，滤波，旁路，耦合电容怎么区分，各有什么特点 8553 • 怎么检测引脚上是否有电压？ 2739 • 去耦陶瓷电容在电源和地引脚的作用是什么？ 2537 • 请问是否应在VREF引脚上接电容？ 3936 • 怎么解决引脚上的绿叉问题？ 4444 • 是不是dsp的每一个电源引脚都有加一个电容？ 240 • 外接节点引起电压变化导致引脚跳变问题 3879 • 在使用ADC时VREF引脚应注意哪些事项？ 616 • STLINK-V3SET VCC引脚上没有电压是哪里出了问题？ 274 1个回答

答案对人有帮助，有参考价值 0 逻辑器件相邻引脚之间的寄生电容能够在敏感的输入法引脚上耦合出噪声电压。图2.21描述了一个互容CM使得逻辑器件中引脚1和引脚2产生耦合的情形。可以用式：计算由电路1传入电路2的串扰百分比：串扰=R2CM/T10%-90% 其中，CM=4PF（电路1和2的互容） R2=37.5欧（75欧长传输线与75欧端接器的并联阻抗） T10%-90%=5NS（引脚1上信号的电压上升时间）在本例中，串扰为0.03（3%）当上升时间变得越短时，容性串据的问题变得越来越严重。同时，当连接的输入阻抗更高时情况也随之变得更差。图2.22说明了高阻抗输入的问题。图2.22中的ASIC器件产生一个时钟信号，同时也反向触发一个开关输入。没有C1 和C2时，R1和R2的阻抗非常高，这总味着实际上来自引脚1的全部时钟信号都将会在引脚2上出现。高频时电容器C1和C2降低了接收电路的阻抗，阻止了容性串扰问题的产生，对于接收电路中的容性负载，串扰的百分比正好等于电容的比值：串扰=CM/C1 C1设定为0.01UF时，得到的串扰只有0.0004，这一量级的串扰是无关紧要的，检查R1、C1的时域响应，得到时间常数为0.1MS。没有谁能够分辩出这一微小的差异。表2.4按大小次序列出了各种封装中相邻引脚之间的电容值。 (eechina)

2021-4-7 14:53:46 评论举报王桂芳