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时钟相噪对ADC性能的影响是什么？

问答对人有帮助，内容完整，我也想知道答案 0 时钟相噪对ADC性能的影响是什么？锁相环的基本原理和相噪优化方式 0
2021-4-7 06:25:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × aaabbb567 该类别下有 7 个回答。邀请回答 dsdfshf 该类别下有 7 个回答。邀请回答 fuwu1245 该类别下有 7 个回答。邀请回答 vywywerwa 该类别下有 6 个回答。邀请回答 wjwierw 该类别下有 6 个回答。邀请回答 h1654155275.6823 该类别下有 6 个回答。邀请回答 vyewrewr 该类别下有 6 个回答。邀请回答 ujsdfweer 该类别下有 6 个回答。邀请回答淡口味妻儿等我看该类别下有 6 个回答。邀请回答 hfgfsds 该类别下有 5 个回答。邀请回答何必太在意该类别下有 5 个回答。邀请回答奋斗的头发该类别下有 5 个回答。邀请回答 testd011 该类别下有 5 个回答。邀请回答 DAA000 该类别下有 5 个回答。邀请回答松的子子该类别下有 5 个回答。邀请回答 gramsoup 该类别下有 5 个回答。邀请回答 60user61 该类别下有 5 个回答。邀请回答 wenminglang 该类别下有 5 个回答。邀请回答 kingnet_52003 该类别下有 5 个回答。邀请回答 yx19911127 该类别下有 5 个回答。邀请回答举报王燕相关推荐 • ADS1298的时钟相位和极性是什么？ 308 • 请问ADC芯片如何降低底噪 8208 • AD7606 SPI通信的时钟极性和时钟相位要求是什么？ 746 • 时钟抖动会对高速ADC的性能有什么影响？ 2328 • 关于SPI的配置问题，就是时钟的极性和时钟相位问题 4809 • 请问ADC芯片如何降低底噪？ 601 • ADC的底噪是怎么回事? 8825 • LTC6915的采样时钟是多少？与FPGA系统时钟相同吗？ 454 • HbirdV2-SoC中如何配置QSPI1和QSPI2的时钟极性CPOL和时钟相位CPHA？ 914 • STM32F1 的ADC使用是时钟问题 4016 1个回答

答案对人有帮助，有参考价值 0 本文根据光纤接入数字中频系统的时钟使用情况，分析了时钟抖动对ADC和锁相环性能影响的原理，讲述了锁相环的基本原理和相噪优化方式，最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。时钟相噪对ADC性能的影响分析一款设计好的高速ADC，它的SNR基本是确定。到底需要多小的抖动才能够满足系统的ADC的需求呢?如图1所示。不同输入频率，在不同抖动水平下，可以达到不同的最大SNR水平。举例，当输入频率为200MHz，系统时钟抖动为200fs水平时候，可以达到SNR水平就是72dB(如图1虚线和绿色线交叉点)。下载全文：时钟抖动对光纤接入数字中频系统的影响分析.pdf(561.34 KB)2012-5-3 15:56 上传 -1

2021-4-7 16:42:44 评论举报袁钧质