图文并茂：D型触发器电路设计教程

电路

基本SR与非门双稳态电路的主要缺点之一是禁止SET =“ 0”和RESET =“ 0”的不确定输入条件。

此状态将迫使两个输出均处于逻辑“ 1”，从而超越反馈锁存动作，并且首先进入逻辑电平“ 1”的任何输入都会失去控制，而另一个仍处于逻辑“ 0”的输入将控制结果状态的闩锁。

但是为了防止这种情况发生，可以在“ SET”和“ RESET”输入之间连接一个反相器，以产生另一种类型的触发器电路，称为数据锁存器，延迟触发器，D型双稳态，D型触发器，或者简称为D触发器，通常称为D触发器。

的d触发器是迄今最重要的时钟控制的触发器，因为它确保确保输入S和R从未等于一在同一时间。D型触发器由门控SR触发器构成，并在S和R输入之间添加了一个反相器，以允许单个D（数据）输入。

然后，使用这个单独的数据输入（标记为“ D”）代替“设置”信号，并使用反相器生成互补的“复位”输入，从而从一个电平中获得一个电平敏感的D型触发器敏感的SR锁存器，如图所示，现在S = D而R =不是D。
D型触发器电路

我们记得，一个简单的SR触发器需要两个输入，一个用于“设置”输出，一个用于“复位”输出。通过将反相器（NOT门）连接到SR触发器，我们可以仅使用一个输入对触发器进行“设置”和“复位”，因为现在这两个输入信号是互补的。当两个输入均为低电平时，此补码避免了SR锁存器固有的歧义，因为该状态不再可能。

因此，该单个输入称为“ DATA”输入。如果此数据输入保持为高电平，则触发器将为“ SET”，而当其为低电平时，触发器将改变并变为“ RESET”。但是，这将毫无意义，因为触发器的输出将始终在应用于此数据输入的每个脉冲上发生变化。

为了避免这种情况，在存储了所需数据之后，使用称为“时钟”或“使能”输入的附加输入将数据输入与触发器的锁存电路隔离。结果是，仅当时钟输入处于活动状态时，D输入条件才会复制到输出Q。然后，这构成了另一个称为D触发器的顺序设备的基础。

只要时钟输入为高电平，“ D触发器”将存储并输出应用于其数据端子的任何逻辑电平。一旦时钟输入变为低电平，触发器的“设置”和“复位”输入都将保持在逻辑电平“ 1”，因此它不会改变状态，并且不会在时钟转换发生之前在其输出上存储任何数据。换句话说，输出被“锁存”为逻辑“ 0”或逻辑“ 1”。
D型触发器的真值表

Clk	d	问	问	描述
↓»0	X	问	问	记忆不变
↑»1	0	0	1个	重设Q»0
↑»1	1个	1个	0	设置Q»1

注意：↓和↑表示时钟脉冲的方向，因为假定D型触发器是边沿触发的

主从D型触发器基本的D型触发器可以通过在其输出上添加第二个SR触发器来进一步改进，该第二个SR触发器在互补时钟信号上激活以产生“主从D型触发器”。在第一级时钟信号的上升沿（低到高），“主机”将输入条件锁定在D，而将输出级禁用。

现在在时钟信号的后沿（从高到低）激活第二个“从”级，锁存到第一个主电路的输出。然后，输出级似乎在时钟脉冲的负沿触发。如图所示，可以通过将两个具有相反时钟相位的锁存器级联在一起来构建“主从D型触发器”。
主从D触发器电路

从上方我们可以看到，在时钟脉冲的上升沿，主触发器将从数据D输入中加载数据，因此主触发器为“ ON”。从时钟触发器的后沿，从触发器正在加载数据，即从时钟为“ ON”。这样一来，总会有一个触发器“ ON”，另一个触发器“ OFF”，但主从设备都不会同时“ ON”。因此，仅当一个完整的脉冲（即0-1-0）施加到时钟输入时，输出Q才获取D的值。

TTL和CMOS封装中提供了许多不同的D触发器IC，其中更常见的是74LS74，它是双D触发器IC，在单个芯片中包含两个单独的D型双稳态，可实现单从或主从式。切换触发器。其他D触发器IC包括具有直接清除输入的74LS174 HEX D触发器，具有互补输出的74LS175 Quad D触发器以及包含八个具有清晰输入的D型触发器的74LS273八路D型触发器。一包。
74LS74双D型触发器

其他流行的D型触发器IC

设备编号	亚科	设备说明
74LS74	最小TTL	具有预设和清除功能的双D型触发器
74LS175	最小TTL	带清除功能的四通道D型触发器
74LS273	最小TTL	八角D型带透明触发器
4013B	标准CMOS	双D型触发器
40174B	标准CMOS	具有主复位功能的六角D型触发器

使用D型触发器进行频分D型触发器的一个主要用途是用作分频器。如果将D型触发器的Q输出直接连接到D输入，从而使器件具有闭环“反馈”，则连续的时钟脉冲将使每两个时钟周期使双稳态“切换”一次。

在计数器教程中，我们看到了如何将数据锁存器用作“二进制分频器”或“频率分频器”以产生“ 2分频”计数器电路，即输出的频率为时钟脉冲。通过在D型触发器周围放置反馈环路，可以构建另一种类型的触发器电路，称为T型触发器，或更常见的是T型双稳态，可用作二分频二进制计数器中的电路如下图所示。
2分频计数器

从上面的频率波形可以看出，通过将Q的输出“反馈”到输入端子D，Q处的输出脉冲的频率正好是输入时钟频率的一半（ ƒ/ 2）。，（ ƒ IN ）。换句话说，该电路产生分频，因为它现在每两个时钟周期将输入频率除以两倍（八度），因为Q = 1。

D触发器作为数据锁存器除分频外，D触发器的另一个有用应用是数据锁存器。数据锁存器可用作保存或记住其数据输入中存在的数据的设备，从而起到一点点位的存储设备的作用，而TTL 74LS74或CMOS 4042之类的IC正是为此提供了Quad格式目的。通过将四个1位数据锁存器连接在一起，使它们的所有时钟输入都连接在一起并同时对其进行“计时”，可以制作一个简单的“ 4位”数据锁存器，如下所示。
4位数据锁存器

透明数据锁存器该数据锁存器是在电子和计算机电路一个非常有用的器件。它们可以设计成在输出Q及其反相或互补输出Q上都具有非常高的输出阻抗，以减少当用作缓冲器，I / O端口，双向总线驱动器甚至是显示器时对连接电路的阻抗影响。司机。

但是，单独使用一个“ 1位”数据锁存器并不是很实用，而是将市售的IC将4、8、10、16甚至32个单独的数据锁存器集成到一个IC封装中，其中一个这样的IC器件就是74LS373八角D型透明闩锁。

74LS373的八个单独的数据锁存器或双稳态是“透明” D型触发器，这意味着当时钟（CLK）输入为逻辑电平“ 1”时为高电平（但也可以为低电平有效）时，输出为Q跟随数据D输入。

在这种配置中，锁存器被称为“打开”，并且当数据不受阻碍地流过它时，从D输入到Q输出的路径似乎是“透明的”，因此称为透明锁存器。

当时钟信号在逻辑电平“ 0”时为LOW时，锁存器“关闭”，并且Q处的输出被锁存为时钟信号发生变化之前的数据最后值，并且不再响应D发生变化。
8位数据锁存器

74LS373八角形透明闩锁的功能图

D型触发器摘要可以使用一对背对背SR锁存器并在S和R输入之间连接反相器（NOT Gate）来构建数据或D型触发器，以允许单个D（数据）输入。基本D触发器电路可以通过在其输出上添加第二个SR触发器来进一步改善，该第二个SR触发器在互补时钟信号上激活以产生“主从D触发器”设备。

D型锁存器和D型触发器之间的区别在于，锁存器没有时钟信号来改变状态，而触发器则总是。D触发器是一个边沿触发设备，可在时钟上升沿或下降沿将输入数据传输到Q。数据锁存器是电平敏感设备，例如数据锁存器和透明锁存器。