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本帖最后由 xxxxzsxxxx 于 2020-12-7 15:55 编辑
module VGA(CLK,HS,VS,R,G,B); input CLK; output HS; output VS; output[4:0] R; //video red data output[5:0] G; //video green data output[4:0] B; IPCORE IPCORE( .areset(), .inclk0(CLK), .c0(clk_65m), .locked() ); reg HS; reg VS; reg[4:0] R;//=5'b11111; //video red data reg[5:0] G;//=6'b111111; //video green data reg[4:0] B;//=5'b11111; integer HSnumber=0;//到数字已经完成 integer VSnumber=0; integer statea=1; integer stateb=1; always @(posedge clk_65m) begin case(statea) 1: begin VS<=1'b0; if(VSnumber==(6*1344-1))//sync begin VSnumber<=0; statea<=2; end else begin VSnumber<=VSnumber+1; end end 2:begin VS<=1'b1; if(VSnumber==(800*1344-1)) begin VSnumber<=0; statea<=1; end else begin VSnumber<=VSnumber+1; end end endcase end always @(posedge clk_65m) begin case(stateb) 1: begin HS<=1'b0; R<=5'b11111; //video red data G<=6'b111111; //video green data B<=5'b11111; if(HSnumber==(136-1))//sync begin HSnumber<=0; stateb<=2; end else begin HSnumber<=HSnumber+1; end end 2: begin HS<=1'b1; R<=5'b11111; //video red data G<=6'b111111; //video green data B<=5'b11111; if(HSnumber==(1208-1)) begin HSnumber<=0; stateb<=1; end else begin HSnumber<=HSnumber+1; end end endcase end endmodule 
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2个回答
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路过学习，谢谢分享。
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2020-12-30 11:39:27
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