IC验证"为什么要学习UVM呢"

目前市面上基于SystemVerilog的验证主要有三种：
VMM（Verification Methodology Manual），这是Synopsys在2006年推出的，在初期是闭源的。当OVM出现后，面对OVM的激 烈竞争，VMM开源了。VMM中集成了寄存器解决方案RAL（Register Abstraction Layer）。
OVM（Open Verification Methodology），这是Candence和Mentor在2008年推出的，从一开始就是开源的。它引进了factory机制，功能非常强大，但是它里面没有寄存器解决方案，这是它最大的短板。针对这一情况，Candence推出了RGM，补上了这一短板。只是很遗憾的是，RGM并没有成为OVM的一部分，要想使用RGM，需要额外下载。现在OVM已经停止更新，完全被UVM代替。
UVM（Universal Verification Methodology），其正式版是在2011年2月由Accellera推出的，得到了Sysnopsys、Mentor和Cadence 的支持。UVM几乎完全继承了OVM，同时又采纳了Synopsys在VMM中的寄存器解决方案RAL。同时，UVM还吸收了VMM中的 一些优秀的实现方式。可以说，UVM继承了VMM和OVM的优点，克服了各自的缺点，代表了验证方法学的发展方向。

学了UVM之后能做什么？

验证工程师
验证工程师能够从本书学会如下内容：

• 如何用UVM搭建验证平台，包括如何使用sequence机制、factory机制、callback机制、寄存器模型（register model）等。
• 一些验证的基本常识，将会散落在各个章节之间。
• UVM的一些高级功能，如何灵活地使用sequence机制、factory机制等。
• 如何编写代码才能保证可重用性。
• 可重用性是目前IC界提及最多的几个词汇之一，它包含很多层次。对于个人来说，如何 保证自己在这个项目写的代码在下一个项目中依然可以使用，如何保证自己写出来的东西别人能够重用，如何保证子系统级的代 码在系统级别依然可以使用；对于同一公司来说，如何保证下一代的产品在验证过程中能最大程度使用前一代产品的代码。
• 同样的一件事情有多种实现方式，这多种方式之间分别都有哪些优点和缺点，在权衡利弊之下哪种是最合理的。
• 一些OVM用法的遗留问题。
  

可以说，UVM特别适合欲验证工程师阅读。当前众多IC公司在招聘验证人员时，最基本的一条是懂得UVM，学完本书并熟练使用其中的例子后，读者可以满足绝大多数公司对UVM的要求。
设计工程师
在IC设计领域，有一句很有名的话是“验证与设计不分家”。甚至目前在一些IC公司里，依然存在着同一个人兼任设计人员与 验证人员的情况。验证与设计只是从不同的角度来做同一件事情而已。验证工程师应该更多地学习些设计的知识，从项目的早期 就参与进去，而不要抱着“只搭平台只建测试用例，调试都交给设计人员”的想法。
同样，设计工程师也有必要学习一点验证的知识。一个一点不懂验证的设计工程师不是一个好的设计工程师。

关于《IC验证》就介绍到这里！！！
未完（待更）.......