[经验]

PLL知识

贾飞小

2020-11-17 09:52:01

3482 pll

1 PLL基本组成 Phase locked loops

它是一种反馈控制系统，也可以说是一种闭环跟踪系统，其输出信号的频率跟踪输入信号或者基准信号的频率。

当输出信号与输入信号或者基准信号的频率相等时，称为同步状态或者锁定状态，此时输出电压与输入电压保持固定的相位差值，因此称为锁相环路。

它由鉴相器、电荷放大器（chargepump）、低通滤波器、压控振荡器组成。

为了使得PLL的输出频率是输入时钟的倍数，在PLL的反馈路径（和/或）输入时钟路径上放置分频器。因此PLL具有倍频的功能。

（1）PD: Phase detector 鉴相器，也称为相位比较器，将输入信号与输出信号（即反馈信号）的相位差检测出来，并且转换成电压信号uD(t)，称为误差电压。因此它是一个相位差-电压转换器

（2）LP：Loops filter，低通滤波器。用于滤除PD输出电压uD(t)中的高频分量和干扰信号，从而获得压控振荡器的输入控制电压Uc(t)。

（3）VCO:压控振荡器，它是电压-频率转换器，其振荡频率由Uc(t)决定。

2. PLL电路的特征
在一定的频率输入范围内，锁相环可以锁定带有固定频率的输入时钟。VCO的振荡频率与输入信号的频率差值为零。也可以描述为输入时钟和VCO时钟，仅仅只存在相位差，而不存在频率差。一旦锁相环锁定输入时钟，针对输入时钟，锁相环就拥有了良好的跟踪特性。可以延伸出很多其他功能，例如信号的跟踪、提取、调制和解调。
3.锁相分频器

也即Fo=Fi/N。

4. 实例

如下是某IC的PLL电路。

（1）Sys_CLKINx是外部晶振输入信号

（2）DF: Divide frequency。通过寄存器设置，可以为1或者为0。选择为0意味着晶振时钟直接进入PFD。选择为1意味着晶振时钟频率/2，再送入PFD。

（3）MSEL: Multiplier select。公式为:

PLLCLK frequency= [SYS_CLKIN frequency/(DF+1)] x MSEL

MSEL= 1~127

通过设置此参数，可以将PLL的频率提升最高到晶振输入的127倍。例如晶振=24.576MHZ，MSEL=127，DF=0，可以得到PLLCLK=3121.152