FPGA——工程师谈设计技巧设计秘笈

我们先谈一下FPGA基本知识：
1、硬件设计基本原则
FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
(1)速度与面积平衡和互换原则：
一个设计如果时序余量较大，所能跑的频率远高于设计要求，可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约方式;反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”，从而实现了用面积复制换取速度的提高。
(2)硬件原则：理解HDL本质
(3)系统原则：整体把握
(4)同步设计原则：设计时序稳定的基本原则
2、Verilog作为一种HDL语言，对系统行为的建模方式是分层次的，比较重要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。
3、实际工作中，除了描述仿真测试激励时使用for循环语句外，极少在RTL级编码中使用for循环，这是因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费，一般常用case语句代替。
4、 if…else…和case在嵌套描述时是有很大区别的，if…else…是有优先级的，一般来说，第一个if的优先级最高，最后一个else的优先级最低。而case语句是平行语句，它是没有优先级的，而建立优先级结构需要耗费大量的逻辑资源，所以能用case的地方就不要用if…else…语句。
补充：也可以用if…; if…; if…;描述不带优先级的“平行”语句。
5、FPGA一般触发器资源比较丰富，而CPLD组合逻辑资源更丰富。
6、FPGA和CPLD的组成：FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块组成。
7、Block RAM：3种块RAM结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。
M512 RAM：适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；
M4K RAM： 适用于一般的需求；
M-RAM： 适合做大块数据的缓冲区。
Xlinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。
补充：但是在一般的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。
8、善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作，不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。

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