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ADSP-218xN系列的数字信号处理器

2020-10-12 17:04:32  35 信号处理器
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性能特点
12.5 ns指令周期时间@1.8 V(内部),80 MIPS持续表现;单周期指令执行;单周期上下文切换;3总线体系结构允许双操作数获取;每个指令周期;多功能指令;低CMOS待机的断电模式;200次循环恢复的功耗;从断电状态;空闲模式下的低功耗集成功能;ADSP-2100系列代码兼容(易于使用代数语法),带指令集扩展;高达256K字节的片上RAM,配置为;高达48K字的程序存储器RAM;高达56K字的数据存储器RAM;用于指令和数据存储;独立ALU、乘法器/累加器和桶;移位器计算单元;两个独立的数据地址生成器;强大的程序序列器提供零开销;循环条件指令执行;带预分频器的可编程16位间隔定时器100铅LQFP和144球迷你BGA。
系统接口特性
灵活的I/O允许1.8 V、2.5 V或3.3 V操作;无论模式如何,所有输入均能承受高达3.6 V的电压;16位内部DMA端口,用于高速访问片上存储器(模式可选);存储数据表的4M字节内存接口和程序覆盖(模式可选);用于透明程序和数据存储器传输(模式可选);可编程存储器选通和独立I/O;内存空间允许“无胶”系统设计;可编程等待状态生成;两个带压扩的双缓冲串行端口;硬件和自动数据缓冲;片上程序存储器的自动引导;字节宽的外部存储器,例如EPROM或直通;内部DMA端口六个外部中断;13个可编程旗针提供灵活的系统发信号;软件运动的UART仿真重新配置;冰港™ 模拟器接口支持在最终系统。

一般说明
ADSP-218xN系列由六台为数字信号处理应用而优化的单片机组成。ADSP-218xN系列成员的高级框图出现在上一页。所有的系列成员都是引脚兼容的,并且只根据片上SRAM的数量来区分。这一特性与ADSP-21xx代码的兼容性相结合,在设计决策上提供了很大的灵活性。具体的家庭成员如表1所示。

ADSP-218xN系列成员将ADSP-2100系列基本架构(三个计算单元、数据地址生成器和一个程序序列器)与两个串行端口、16位内部DMA端口、一个字节DMA端口、一个可编程定时器、标志I/O、广泛的中断能力以及片上程序和数据存储器结合起来。
ADSP-218xN系列成员集成多达256K字节的片上存储器,配置为最多48K字(24位)的程序RAM和最多56K字(16位)的数据RAM。还提供了断电电路,以满足电池供电便携式设备的低功耗需求。ADSP-218xN提供100铅LQFP封装和144球迷你BGA。
ADSP-218xN系列器件采用0.18μm CMOS工艺制作,具有12.5ns的指令周期。每一条指令都可以在一个处理器周期内执行。
ADSP-218xN灵活的体系结构和全面的指令集允许处理器并行执行多个操作。在一个处理器周期内,ADSP-218xN系列成员可以:
•生成下一个程序地址
•获取下一条指令
•执行一次或两次数据移动
•更新一个或两个数据地址指针
•执行计算操作
VisualDSP++和EZ-KIT Lite是analog Devices,Inc.的商标。
当处理器继续:
•通过两个串行端口接收和传输数据
•通过内部DMA端口接收和/或传输数据
•通过字节DMA端口接收和/或传输数据
•减量计时
开发系统
模拟设备广泛的软硬件开发工具支持ADSP-218xN系列。DSP工具包括一个集成开发环境、一个评估工具包和一个串行端口模拟器。
视觉SP++™ 是一个集成的开发环境,允许快速轻松的开发、调试和部署。VisualDSP++项目管理环境允许程序员开发和调试应用程序。此环境包括一个基于代数语法的易于使用的汇编程序;一个archiver(库/库生成器);一个链接器;一个PROM拆分器实用程序;一个循环精确的指令级模拟器;一个c编译器;以及一个包含DSP和数学函数的C运行时库。
使用VisualDSP++调试器调试C和汇编程序,程序员可以:
•查看混合C和汇编代码(交叉源和对象信息)
•插入断点
•在寄存器、内存和堆栈上设置条件断点
•跟踪指令执行
•填充和转储内存
•源代码级调试
VisualDSP++IDE允许程序员定义和管理DSP软件开发。对话框和属性页允许程序员配置和管理所有ADSP-218xN开发工具,包括VisualDSP++编辑器中的语法突出显示。这种能力控制开发工具处理输入和生成输出的方式。
ADSP-2189M EZ-KIT Lite系列™ 为开发人员提供了一种成本效益高的方法来初步评估功能强大的a DSP-218xndsp系列体系结构。ADSP-2189M EZ-KIT Lite包括一个独立的ADSP-2189M DSP板,由VisualDSP++评估套件支持。有了这个EZ-KIT-Lite,用户可以了解DSP硬件和软件开发,并评估ADSP-218xN系列的潜在应用。ADSP-2189M EZ-KIT Lite提供了VisualDSP++开发环境的评估套件,其中包含C编译器、汇编程序和链接器。可以使用EZ-KIT Lite工具构建的DSP erxecutable的大小限制为8K字。
EZ-KIT Lite包括以下功能:
•75兆赫ADSP-2189M
•带AD73322编解码器的全16位立体声音频输入/输出
•RS-232接口
•用于仿真器控制的EZ-ICE连接器
•数字信号处理器演示程序
•VisualDSP评估套件++
ADSP-218x EZ-ICE®仿真器为工程师开发和优化DSP系统提供了一种更简单、更经济的方法,缩短了产品开发周期,加快了产品上市时间。ADSP-218xN系列成员集成了片上仿真支持和14针ICE端口接口。此接口提供了一个更简单的目标板连接,与其他ADSP-2100系列EZ ICEs相比,它需要更少的机械间隙考虑。使用EZ-ICE时,不需要从目标系统中删除ADSP-218xN系列成员,也不需要任何适配器。由于EZ-ICE连接器占地面积小,最终的电路板设计可支持模拟。EZ-ICE执行全系列功能,包括:
•在目标操作中
•最多20个断点
•单步或全速运行
•可以检查和更改寄存器和内存值
•PC上传和下载功能
•程序引导和执行的指令级仿真
•完整组装和拆卸说明
•C源代码级调试
附加信息
本数据表概述了ADSP218xN系列的功能。有关处理器的体系结构和指令集的更多信息,请参阅ADSP-218x DSP硬件参考和ADSP218x DSP指令集参考。
体系结构概述
ADSP-218xN系列指令集提供灵活的数据移动和多功能(一次计算可移动一个或两个数据)指令。每一条指令都可以在一个处理器周期内执行。ADSP-218xN汇编语言使用代数语法,便于编码和可读性。一套全面的开发工具支持程序开发。
功能框图是ADSP-218xN系列的总体框图。处理器包含三个独立的计算单元:ALU、乘法器/累加器(MAC)和移位器。计算的EZ ICE是Analog Devices,Inc.的注册商标。
单元直接处理16位数据,并有支持多精度计算的规定。ALU执行一组标准的算术和逻辑操作;也支持除法原语。MAC执行单周期乘法、乘法/加法和乘法/减法运算,累积40位。移位器执行逻辑和算术移位、规范化、非规范化和派生指数运算。
移位器可以有效地实现数字格式控制,包括多字和块浮点表示。
内部结果(R)总线连接计算单元,使得任何单元的输出可以是下一个循环中任何单元的输入。
一个强大的程序序列器和两个专用的数据地址生成器确保操作数高效地传递到这些计算单元。sequencer支持条件跳转、子例程调用和单周期返回。使用内部循环计数器和循环堆栈,ADSP-218xN系列成员以零开销执行循环代码;维护循环不需要显式跳转指令。
两个数据地址生成器(DAG)为同时从数据内存和程序内存获取双操作数提供地址。每个DAG维护和更新四个地址指针。每当使用指针访问数据(间接寻址)时,它都会被四个可能的修改寄存器中的一个的值进行后修改。长度值可以与每个指针相关联,以实现循环缓冲区的自动模寻址。
五条内部总线提供高效的数据传输:
•程序存储器地址(PMA)总线
•程序存储器数据(PMD)总线
•数据存储器地址(DMA)总线
•数据存储数据(DMD)总线
•结果(R)总线
两条地址总线(PMA和DMA)共享一条外部地址总线,允许存储器在片外扩展,两条数据总线(PMD和DMD)共享一条外部数据总线。字节内存空间和I/O内存空间也共享外部总线。
程序存储器可以同时存储指令和数据,允许ADSP-218xN系列成员在一个周期内获取两个操作数,一个来自程序存储器,一个来自数据存储器。ADSP-218xN系列成员可以从程序内存和同一周期的下一条指令中获取操作数。
代替用于外部存储器连接的地址和数据总线,可以将ADSP-218xN系列成员配置为16位内部DMA端口(IDMA端口)连接到外部系统。IDMA端口由16个数据/地址管脚和5个控制管脚组成。IDMA端口提供对DSP的片上程序和数据RAM的透明、直接访问。
字节DMA端口(BDMA端口)提供低成本字节宽内存接口。BDMA端口是双向的,可以直接寻址高达4兆字节的外部RAM或ROM,用于程序覆盖或数据表的片外存储。
字节存储器和I/O存储器空间接口支持慢存储器和I/O存储器映射外设,并具有可编程的等待状态生成。外部设备可以通过总线请求/授予信号获得外部总线的控制(BR、BGH和BG)。一种执行模式(Go模式)允许ADSP-218xN从片上存储器继续运行。正常执行模式要求在授予总线时停止处理器。
ADSP-218xN系列成员可以响应11个中断。最多可以有六个外部中断(一个边缘敏感、两个级别敏感和三个可配置)和七个内部中断,这些中断由计时器、串行端口(运动)、字节DMA端口和断电生成电路。还有一个主复位信号。这两个串行端口提供了一个完整的同步串行接口,硬件上有可选的压扩,以及各种有帧或无帧数据传输和接收操作模式。
每个端口可以产生一个内部可编程串行时钟或接受一个外部串行时钟。
ADSP-218xN系列成员提供多达13个通用标志销。SPORT1上的数据输入和输出管脚也可以配置为输入标志和输出标志。此外,八个标志可编程为输入或输出,三个标志始终为输出。
可编程间隔定时器产生周期性中断。16位计数寄存器(TCOUNT)每n个处理器周期递减,其中n是存储在8位寄存器(TSCALE)中的缩放值。当计数寄存器的值为零时,产生中断,计数寄存器从16位周期寄存器重新加载(t周期)。
串行端口
ADSP-218xN系列成员包含两个完整的同步串行端口(SPORT0和SPORT1),用于串行通信和多处理器通信。
以下是ADSP功能的简要列表-218xN运动型。有关串行端口的更多信息,请参阅ADSP-218x DSP硬件参考。
•运动是双向的,有一个单独的、双缓冲的发送和接收部分。
•SPORTs可以使用外部串行时钟或在内部生成自己的串行时钟。
•体育有独立的帧接收和发送部分。部分以无帧模式运行,或内部或外部生成帧同步信号。帧同步信号是高电平或反向的,有两个脉冲宽度和定时。
•根据CCITT建议G.711,SPORTs支持3到16位的串行数据字长度,并提供可选的A律和μ律压扩。
•运动接收和传输部分可在完成数据字传输时产生独特的中断。
•SPORTs可以接收和传输一个完整的数据循环缓冲区,每个数据字只需一个开销周期。一个中断是在数据缓冲区传输后产生的。
•SPORT0具有多通道接口,可选择性地接收和发送24或32字、时分多路复用的串行比特流。
•SPORT1可配置为具有两个外部接口-破裂(IRQ0和IRQ1)和FI和FO信号。内部生成的串行时钟仍可以在该配置中使用。
管脚说明
ADSP-218xN系列成员提供100铅LQFP封装和144球迷你BGA封装。为了保持最大的功能性并减少封装尺寸和管脚数,一些串行端口、可编程标志、中断和外部总线管脚具有双重复用功能性。外部总线引脚仅在复位期间配置,而串行端口引脚则在程序执行期间由软件配置。标记和中断功能在多路复用管脚上同时保留。在管脚功能可重新配置的情况下,默认状态以纯文本显示在表2中,而备用功能则以斜体显示。

存储器接口引脚
ADSP-218xN系列成员可以在以下两种模式中使用:完全内存模式(允许具有完全外部覆盖内存和I/O功能的BDMA操作)或主机模式(允许具有有限外部寻址功能的IDMA操作)。
工作模式由模式的状态决定重置期间的C引脚,处理器运行时无法更改。表3和表4列出了活动的在两种操作模式(全存储器或主机)中的任何一种模式下,在数字信号处理器的特定管脚处发送信号。一个表中的信号与另一个表中的信号共享一个管脚,激活信号由设置的模式确定。有关共享管脚及其备用信号(例如A4/IAD3),请参阅表27和表28中的封装管脚。

终止未使用的管脚
表5显示了终止未使用引脚的建议。


中断
中断控制器允许处理器以最小的开销响应11个可能的中断和复位。ADSP-218xN系列成员提供四个专用外部中断输入引脚:IRQ2、IRQL0、IRQL1和IRQE(与PF7–4针共用)。此外,SPORT1可以重新配置为IRQ0、IRQ1、FI和FO,总共有六个外部中断。ADSP-218xN还支持来自定时器、字节DMA端口、两个串行端口、软件和掉电控制电路的内部中断。中断级别在内部划分优先级,并且可以单独屏蔽(断电和复位除外)。IRQ2、IRQ0和IRQ1输入引脚可以编程为要么是水平敏感,要么是边缘敏感。IRQL0和IRQL1是级别敏感的,IRQE是边缘敏感的。所有中断的优先级和向量地址如表6所示。

中断例程可以嵌套优先级更高的中断,也可以按顺序处理。中断可以用IMASK寄存器屏蔽或屏蔽。单个中断请求与IMASK中的位进行逻辑和运算;然后选择最高优先级的无掩码中断。断电中断为非-可伪装的。
ADSP-218xN系列成员在执行修改IMASK寄存器的指令后,屏蔽一个指令周期的所有中断。这不影响串行端口自动缓冲或DMA传输。
中断控制寄存器ICNTL控制中断嵌套,并将IRQ0、IRQ1和IRQ2外部中断定义为边缘或级别敏感。IRQE引脚是一个外部边缘敏感中断,可以强制并被清除。IRQL0和IRQL1管脚是外部级敏感中断。
IFC寄存器是一个只写寄存器,用于强制和清除中断。片上堆栈保留处理器状态,并在中断处理期间自动维护。堆栈深度为12层,允许中断、循环和子例程嵌套。以下说明允许全局启用或禁用中断服务(包括断电),而不考虑IMASK的状态:
取消;取消;
禁用中断不会影响串行端口自动缓冲或DMA。当处理器复位时,中断服务被启用。
低功率运行
ADSP-218xN系列器件有三种低功耗模式,在待机状态下工作时,大大降低了功耗。这些模式是:
•断电
•闲置
•慢怠速
也可以禁用CLKOUT引脚,以减少外部功耗。
断电
ADSP-218xN系列的成员有一个低功耗特性,使处理器通过硬件或软件控制进入一个非常低功耗的休眠状态。以下是断电功能的简要列表。
•断电后快速恢复。处理器在200个CLKIN周期内开始执行指令。
•支持外部生成的TTL或CMOS处理器时钟。外部时钟可以在断电期间继续运行,而不影响最低额定功率和200时钟周期恢复。
•对晶体操作的支持包括禁用oscil lator以节省电源(处理器自动等待晶体振荡器启动或稳定大约4096个CLKIN周期),并允许振荡器运行以允许200个CLKIN周期启动。
•断电由断电引脚启动(PWD)或软件断电强制位。中断支持允许在选择性关机之前执行无限数量的指令。断电中断也可用作不可屏蔽的边缘敏感中断。
•上下文清除/保存控制允许处理器在关机时继续,或在关机状态下以干净的上下文开始。
•复位引脚也可用于终止断电。
•关机确认引脚(PWDACK)指示处理器何时进入关机状态。
闲置
当ADSP-218xN处于空闲模式时,处理器在低功耗状态下无限期等待,直到发生中断。当出现无掩码中断时,它将得到服务;然后继续执行空闲指令之后的指令。在空闲模式下,IDMA、BDMA和自动缓冲循环仍然会发生窃取。
慢怠速
在ADSP-218xN系列成员上增强了空闲指令,使处理器的内部时钟信号变慢,进一步降低了功耗。降低的时钟频率是正常时钟频率的可编程部分,由空闲指令中给定的可选择除数指定。
指令的格式为:
空闲(N);
其中=16、32、64或128。此指令保持处理器完全正常工作,但以较慢的时钟速率运行。当它处于这种状态时,处理器的其他内部时钟信号,如SCLK、CLKOUT和定时器时钟,会以相同的比率减少。当没有给出时钟除数时,指令的默认形式是标准空闲指令。
当使用IDLE(n)指令时,它有效地减慢了处理器的内部时钟,从而降低了对传入中断的响应时间。标准空闲状态的一个周期响应时间增加了n个时钟除数。当接收到已启用的中断时,ADSP-218xN系列成员在恢复正常操作之前,将保持空闲状态,最多n个处理器周期(n=16、32、64或128)。
当在具有外部生成的串行时钟(SCLK)的系统中使用空闲(n)指令时,串行时钟速率可能快于处理器降低的内部时钟速率。在这些情况下,由于处理器从空闲状态中恢复所需的额外时间(最多n个处理器周期),中断的生成速度不得超过可以服务的速度。
系统接口
图1显示了典型的基本系统配置ADSP-218xN系列,两个串行设备,一个字节宽的EPROM,可选的外部程序和数据覆盖存储器(模式可选)。可编程等待状态生成允许处理器轻松连接到速度较慢的外围设备。ADSP-218xN系列成员还提供四个外部中断和两个串行端口或六个外部中断和一个串行端口。主机内存模式允许访问完整的外部数据总线,但将寻址限制为单个地址位(A0)。通过使用外部硬件,可以在此模式下添加额外的系统外围设备来生成和锁定地址信号。

时钟信号
ADSP-218xN系列的成员可以通过晶体或TTL兼容的时钟信号进行时钟。
在正常运行期间,CLKIN输入不能停止,不能在运行期间更改,也不能在指定频率以下运行。唯一的例外是处理器处于关机状态。有关更多信息,请参阅ADSP-218x DSP硬件参考,以了解有关此断电功能的详细信息。
如果使用外部时钟,它应该是以一半指令速率运行的TTL兼容信号。信号连接到处理器的CLKIN输入。使用外部时钟时,外部引脚必须保持未连接状态。
ADSP-218xN系列成员使用的输入时钟的频率等于指令速率的一半;40兆赫的输入时钟产生12.5纳秒的处理器周期(相当于80兆赫)。通常,指令在一个处理器周期内执行。所有设备计时都与内部指令时钟速率相关,启用时由CLKOUT信号指示。
由于ADSP-218xN系列成员包括片上振荡器电路,因此可以使用外部晶体。晶体应通过CLKIN和XTAL引脚连接,两个电容器如图2所示连接。电容值取决于晶体类型,应由晶体制造商指定。应使用并联谐振、基频、微处理器级晶体。
时钟输出(CLKOUT)信号由处理器以处理器的周期速率生成。这可以通过SPORT0自动缓冲控制寄存器中的CLKODIS位来启用和禁用。

重置
复位信号启动ADSP的主复位-218xN。重置信号必须在启动序列以确保正确初始化。重置在初始通电期间,必须保持足够长的时间以允许内部时钟要稳定。如果随时启动重置通电后,时钟继续运行需要稳定时间。
通电顺序定义为所需的总时间使晶体振荡器电路在有效的VDD之后稳定应用于处理器,对于内部锁相环路(PLL)锁定特定的晶体频率。一个至少2000个CLKIN循环确保PLL锁定,但不包括晶体振荡器启动时间。在此通电顺序中,复位信号应该保持低调。在随后的任何重置中,重置信号必须满足最小脉冲宽度规范(tRSP)。
重置输入包含一些滞后;但是,如果RC电路用于产生复位信号,使用建议使用外部施密特触发器。
主重置将所有内部堆栈指针设置为空堆栈条件,屏蔽所有中断,并清除MSTAT登记。当重置解除时,如果没有挂起总线请求,芯片配置为引导,执行引导加载顺序。第一条指令是从片上程序存储器位置0x0000获取一旦启动加载完成。
电源

ADSP-218xN系列元件有独立电源内部(VDDINT)和外部(VDDEXT)的连接电源。内部电源必须满足1.8 V要求。外部电源可以连接到1.8 V、2.5 V或3.3 V电源。所有外部电源引脚必须连接到同一电源。所有输入和I/O引脚都可以允许输入电压高达3.6 V,无论外部电压如何电源电压。此功能提供最大的灵活性混合1.8 V、2.5 V或3.3 V组分时。
操作模式
ADSP-218xN系列操作模式如表7所示。

设置内存模式
ADSP-218xN系列的存储器模式选择是在芯片复位期间通过使用模式C引脚进行的。该管脚与数字信号处理器的PF2管脚多路复用,因此必须注意如何进行模式选择。两种冰毒-用于选择模式C值的ods是主动和被动的。
被动配置
无源配置包括使用一个连接到模式C引脚的上拉或下拉电阻器。为了最小化功耗,或者如果PF2引脚用作DSP应用程序中的输出,可以使用约10 k的微弱上拉或下拉电阻。该值应足以将引脚拉至所需水平,并仍允许引脚作为可编程标志运行对处理器的输出驱动程序没有过度压力的输出。功率期间的最小功耗-向下,将PF2重新配置为输入,如上拉或上拉-下电阻将使引脚保持在已知状态,并且不会切换。
活动配置
主动配置包括使用连接到模式C引脚的三稳态外部驱动器。驱动器的输出使能应连接到数字信号处理器的复位信号,以便仅在复位时驱动PF2引脚活动(低)。当复位被解除时,驱动器应该是三种状态,这样就可以充分利用PF2引脚作为输入或输出。为了在断电期间最小化功耗,将可编程标志配置为连接到三个指定缓冲区时的输出。这确保了引脚将保持在一个恒定的水平,并不会振荡,如果三态驱动器的水平徘徊在逻辑开关点附近。
IDMA ACK配置
模式D=0,在主机模式下:IACK是一个激活的、受驱动的信号,不能是“有线”或“有线”。模式D=1,在主机模式下模式:IACK是一个开放的排水管,需要一个外部下拉,但多个IACK引脚可以“有线或”在一起。
存储器结构
ADSP-218xN系列提供多种内存和外围接口选项。关键功能组是程序存储器、数据存储器、字节存储器和I/O。请参阅第14页表8的图3至图8,以及表9中的PM和DM内存分配ADSP-218xN系列。

程序存储器
程序存储器(全存储器模式)是一个24位宽的空间,用于存储指令操作码和数据。ADSP-218xN系列芯片上有48K字的程序存储器RAM,并且能够使用外部数据总线访问两个8K的外部存储器覆盖空间。
程序存储器(主机模式)允许访问所有内部存储器。外部覆盖访问受单个外部地址行(A0)的限制。外部程序执行在主机模式下不可用,因为受限制的数据总线只有16位宽。

数据存储器
数据存储器(全存储器模式)是一个16位宽的空间,用于存储数据变量和存储映射控制寄存器。ADSP-218xN系列芯片上有高达56K字的数据存储器RAM。这个空间的一部分被32个内存映射寄存器使用。还支持通过外部数据总线最多两个8K外部内存覆盖空间。所有内部访问com-在一个周期内完成。使用DWAIT寄存器和wait state mode位指定的等待状态来计时对外部存储器的访问。
数据存储器(主机模式)允许访问所有内部存储器。外部覆盖访问受单个外部地址行(A0)的限制。

内存映射寄存器(ADSP-218xM和N系列的新寄存器)
ADSP-218xN系列成员有三个不同于其他ADSP-21xx系列DSP的内存映射寄存器。对这些寄存器(等待状态控制、可编程标志和复合选择控制以及系统控制)的细微修改提供了ADSP-218xN的等待状态和BMS控制功能。显示重置时的默认位值;如果未显示值,则重置时未定义位。保留位显示在灰色字段上。这些位应该总是用零来写。
I/O空间(全内存模式)
ADSP-218xN系列成员支持称为I/O空间的额外外部内存空间。该空间设计用于支持与外围设备(如数据转换器和外部寄存器)或总线接口ASIC数据寄存器的简单连接。I/O空间支持2048个16位宽数据位置。使用外部地址总线的低11位;高3位未定义。
在核心ADSP-2100系列指令集中添加了两条指令,用于读取和写入I/O内存空间。I/O空间还具有四个专用的三位等待状态寄存器IOWAIT 0–3,如图9所示,它与等待状态模式位结合,为四个区域中的每一个指定最多15个自动生成的等待状态。等待状态作用于地址范围,如表10所示。
注意:在全内存模式下,所有2048个I/O空间位置都可以直接寻址。在主机内存模式下,只有地址引脚A0可用;因此,需要外部附加逻辑才能实现2048个I/O空间位置的完全可寻址性。

复合存储器选择
ADSP-218xN系列成员具有可编程存储器选择信号,该信号用于为映射到多个空间的存储器生成存储器选择信号。生成的CMS信号与每个单独的存储器选择信号(PMS、DMS、BMS、iom)具有相同的定时,但可以组合它们的功能。设置CMSSEL寄存器中的每个位时,当所选内存选择被断言时,将导致CMS信号被断言。例如,要使用32K字存储器作为程序和数据存储器,在CMSSEL寄存器中设置PMS和DMS位,并使用CMS引脚驱动存储器的芯片选择,并使用DMS或PMS作为附加地址位。
CMS管脚的功能与其他具有相同定时和总线请求逻辑的存储器选择信号类似。使能位中的1与所选存储器选择信号同时引起CMS信号的断言。所有启用位在复位时默认为1,BMS位除外。
可编程标志和复合控制寄存器以及系统控制寄存器的说明见图10和图11。

字节存储器选择
ADSP-218xN的BMS禁用功能与CMS引脚相结合,允许在字节内存空间中使用多个内存。例如,一个EPROM可以连接到BMS select,一个闪存可以连接到CMS。因为at reset BMS已启用,EPROM将用于引导。启动后,软件可以禁用BMS并将CMS信号设置为响应BMS,启用闪存。
字节存储器
字节内存空间是一个双向的、8位宽的外部内存空间,用于存储程序和数据。字节内存是使用BDMA特性访问的。字节内存空间由256页组成,每一页都是16K 8位。
ADSP-218xN系列的字节内存空间支持读写操作以及四种不同的数据格式。字节存储器使用数据位15–8作为数据。字节存储器使用数据位23–16和地址位13–0来创建22位地址。这允许使用高达4meg 8(32megabit)的ROM或RAM,而无需胶水逻辑。所有字节内存访问都由BMWAIT寄存器和wait state mode位计时。
字节存储器DMA(BDMA,全存储器模式)字节存储器DMA控制器(图12)允许使用字节存储器空间加载和存储程序指令和数据。BDMA电路能够在处理器正常工作时访问字节存储器空间,并且每传输8位、16位或24位字仅窃取一个DSP周期。

BDMA电路支持由BTYPE register字段选择的四种不同的数据格式。从字节内存空间中进行适当数量的8位访问,以生成所选的字大小。表11显示了BDMA电路支持的数据格式。

8位数据存储器格式中未使用的位用0填充。BIAD寄存器字段用于指定与传输有关的片上存储器的起始地址。14位磁珠寄存器指定外部字节内存空间的起始地址。8位BMPAGE寄存器指定外部字节内存空间的起始页。BDIR寄存器字段选择传输的方向。最后,14位BWCOUNT寄存器指定要传输的DSP字数,并启动BDMA电路传输。
在顺序寻址期间,BDMA访问可以跨越页面边界。在完成由B计数寄存器。
BWCOUNT寄存器在每次传输后都会更新,因此可以使用它来检查传输的状态。当它达到零时,传输完成,并生成一个BDMA中断。在BDMA操作期间,DSP不得访问BMPAGE和珠寄存器。
BDMA传输的源或目的地始终是片上程序或数据存储器。
当用非零值写入BWCOUNT寄存器时,BDMA电路开始执行字节存储器访问,等待状态由BMWAIT设置。这些访问将继续,直到计数达到零。当有足够的访问产生一个目的字时,它被传送到或从片上存储器传送出去。传输需要一个数字信号处理器周期。DSP对外部存储器的访问优先于BDMA字节存储器的访问。
BDMA上下文重置位(BCR)控制在进行BDMA访问时处理器是否被延迟。将BCR位设置为0允许处理器继续操作。将BCR位设置为1会导致处理器在BDMA访问发生时停止执行,清除处理器的上下文,并在BDMA访问完成时在地址0开始执行。
BDMA覆盖位指定要为内部存储器访问的OVLAY内存块。按中所示设置这些位。
注意:BDMA无法访问外部覆盖内存区域1和2。
BMWAIT字段在ADSP-218xN系列成员上有4位,它允许为BDMA传输选择最多15个等待状态。
内存DMA端口(IDMA端口;主机内存模式)
IDMA端口提供主机系统和ADSP-218xN系列成员之间的有效通信方式。该端口用于以每个字仅一个DSP周期的开销访问DSP的片上程序存储器和数据存储器。但是,IDMA端口不能用于写入DSP的内存映射控制寄存器。典型的IDMA传输过程如下所示:
1、主机启动IDMA传输。
2、主机检查IACK控制线路,看DSP是否忙。
3、主机使用IS和IAL控制线将DMA起始地址(IDMAA)或PM/DM OVLAY选择锁定到DSP的IDMA控制寄存器中。如果位15=1,则位7–0的值表示IDMA覆盖;位14–8必须设置为0。如果位15=0,则位13–0的值表示要访问的内部存储器的起始地址,位14反映PM或DM访问。如表12所示,在IDMA覆盖寄存器中设置IDDMOVLAY和IDPMOVLAY位。
4、主机使用IS和IRD(或IWR)读取(或写入)DSP内部存储器(PM或DM)。
5、主机检查IACK行,看DSP是否完成了先前的IDMA操作。
6、主机结束IDMA传输。

IDMA端口有一个16位多路地址和数据总线,支持24位程序存储器。IDMA端口是完全异步的,可以在ADSP-218xN全速运行时写入。
DSP存储器地址被锁定,然后在每次IDMA事务后自动递增。因此,外部设备可以通过仅指定块的起始地址来访问顺序寻址存储器块。这会增加吞吐量,因为不必为每次内存访问发送地址。
IDMA端口访问分两个阶段进行。第一个是IDMA地址锁存周期。当确认被断言时,14位地址和1位目的地类型可以由外部设备驱动到总线上。地址指定片上存储器位置,目标类型指定是DM还是PM访问。IDMA地址锁存信号(IAL)的下降沿或IDMA选择信号(IS)将该值锁定到IDMAA寄存器中。
一旦存储了地址,就可以从ADSP-218xN的片上存储器读取或写入数据。断言选择行(IS)和相应的读写行(IRD和IWR分别)向ADSP-218xN发送需要特定事务的信号。在这两种情况下,同步都有一个单处理器周期延迟。内存访问将占用一个额外的处理器周期。
一旦访问发生,锁存地址将自动递增,并可能发生另一个访问。
通过IDMAA寄存器,DSP还可以指定DMA操作的起始地址和数据格式。
断言IDMA端口选择(IS)和地址锁存启用(IAL)指示ADSP-218xN将地址写入Iad14–0总线到IDMA控制寄存器(图13)。如果位15设置为0,则IDMA锁定地址。如果位15设置为1,则IDMA锁存到OVLAY寄存器中。这个寄存器,如图13所示,是在地址DM(0x3FE0)上映射的内存。请注意,锁定地址(IDMAA)不能被主机读回。
当0x3FE7中的位14设置为零时,短读使用第37页图34所示的定时。当0x3FE7中的位14设置为1时,第38页图35中的定时适用于短只读模式下的短读。如表12所示,在IDMA覆盖寄存器中设置IDDMOVLAY和IDPMOVLAY位。有关更多详细信息,请参阅ADSP-218x DSP硬件参考。
注意:在全内存模式下,4M字节内存空间的所有位置都可以直接寻址。在主机存储器模式下,只有地址引脚A0可用,需要额外的外部逻辑为字节提供地址信息。

引导加载(引导)
ADSP-218xN系列的成员有两种机制,允许在复位后自动加载内部程序存储器。引导方法由模式A、B和C配置位控制。
当模式管脚指定BDMA引导时,ADSP218xN在释放reset时启动BDMA引导序列。
当指定BDMA引导时,BDMA接口在重置为以下默认值期间设置:BDIR、BMPAGE、BIAD和珠寄存器设置为0,BTYPE寄存器设置为0以指定程序内存24位字,BWCOUNT寄存器设置为32。这将导致32个字的片上程序存储器从字节存储器加载。这32个字用于设置BDMA以加载到剩余的程序代码中。BCR位也被设置为1,这将导致程序执行延迟,直到所有32个字都加载到片上程序存储器中。然后从地址0开始执行。
ADSP-2100系列开发软件(5.02版及更高版本)完全支持BDMA引导功能,可以生成字节内存空间兼容的引导代码。
空闲指令还可用于允许处理器在通过BDMA接口继续引导时暂停执行。对于主机模式下的BDMA访问,启动内存的地址必须在ADSP-218xN外部构造。处理器提供的唯一内存地址位是A0。
IDMA端口引导
ADSP-218xN系列成员也可以通过其内部DMA端口启动程序。如果模式C=1、模式B=0和模式A=1,ADSP-218xN将从IDMA端口引导。IDMA特性可以根据需要加载尽可能多的片上存储器。程序执行被延迟,直到主机写入片上程序存储器位置0。
巴士申请及巴士批款
ADSP-218xN系列成员可以将数据和地址总线的控制权放弃给外部设备。当外部设备需要访问内存时,它断言总线请求(BR)信号。如果ADSP-218xN不执行外部存储器访问,则在以下处理器周期中,它通过以下方式响应活动的BR输入:
•三个说明数据和地址总线以及PMS、DMS、BMS、CMS、IOMS、RD、WR输出驱动程序,
•断言总线授权(BG)信号,以及
•停止程序执行。
如果启用Go模式,ADSP-218xN将不会停止程序执行,直到遇到需要外部内存访问的指令。
如果ADSP-218xN系列成员正在执行外部内存访问当外部设备断言BR信号时,它不会三种状态的内存接口也不会断言BG信号,直到访问完成后的处理器周期。当总线被授予时,不需要完成指令。如果一条指令需要两个外部内存访问,则总线将在两个访问之间授予。
当BR信号被释放时,处理器释放BG信号,重新启用输出驱动程序,并从停止点继续程序执行。总线请求功能始终工作,包括当处理器启动时,当RESET处于活动状态时。
当ADSP-218xN系列成员需要外部总线进行内存或BDMA访问时,BGH管脚被断言,但已停止。另一个设备可以通过解除总线请求来释放总线。一旦公车被释放ADSP-218xN解除BG和BGH的资产,并执行外部内存访问。
标记I/O引脚
ADSP-218xN系列有8个通用可编程输入/输出标志引脚。它们由两个内存映射寄存器控制。PFTYPE寄存器决定方向,1=输出,0=输入。PFDATA寄存器用于读取和写入管脚上的值。从配置为输入的管脚读取的数据与ADSP-218xN的时钟同步。编程为输出的位将读取正在输出的值。PF管脚在复位时默认为输入。
除了可编程标志外,ADSP-218xN系列成员还有五个固定模式标志FI、FO、FL0、FL1和FL2。FL0–FL2是专用输出标志。FI和FO作为SPORT1的替代配置提供。
注:引脚PF0、PF1、PF2和PF3也用于重置期间的设备配置。
指令集说明
ADSP-218xN系列汇编语言指令集有一个代数语法,其设计是为了便于编码和可读性。汇编语言充分利用了处理器独特的体系结构,具有以下优点:
•代数语法无需记住神秘的汇编助记符。例如,典型的算术加法指令(如AR=AX0+AY0)类似于一个简单的等式。
•每条指令汇编成一个24位字,可以在一个指令周期内执行。
•语法是一种超集ADSP-2100族汇编语言,与其他族成员完全兼容。程序可能需要重新定位以利用片上存储器,并符合ADSP-218xN的中断矢量和重置矢量图。
•提供16个条件代码。对于条件跳转、调用、返回或算术指令,可以检查条件并在同一指令周期中执行操作。
•多功能指令允许在一个指令周期内并行执行一条算术指令,最多两次取数或一次写入处理器内存空间。
EZ-ICE兼容系统的设计
ADSP-218xN系列成员具有片上仿真支持和ICE端口,这是一组与EZ-ICE接口的特殊管脚。这些功能允许在不更换目标系统处理器的情况下,通过仅使用从目标系统到EZ-ICE的14针连接进行电路内仿真。目标系统必须有一个14针连接器,以接受EZ-ICE的电路内探针,一个14针插头。
注:EZ-ICE使用与V电压相同的V电压。由于ADSP-218xN系列元件的输入引脚可承受高达3.6 V的输入电压,因此无论V值如何,EZ-ICE的电压设置不得超过3.3 V。
在仿真期间发出芯片复位命令会导致DSP执行全芯片复位,包括其存储器模式的复位。因此,在从仿真器用户界面发出芯片复位命令之前,正确设置模式管脚至关重要。如果正在使用维护模式信息的被动方法(如第11页“设置内存模式”中所述),则模式信息被仿真器重置锁定并不重要。然而,如果重置管脚用作设置模式管脚值的方法,则必须考虑模拟器重置的效果。
确保模式管脚上的值是所需值的一种方法是构造一个如图14所示的电路。此电路将模式A引脚上的值强制设置为逻辑高,而不管它是否通过复位或重新设置销锁定。

ICE端口接口由以下ADSP组成-218xN引脚:EBR、EINT、EE、EBG、ECLK、ERESET、ELIN、EMS和ELOUT。
这些ADSP-218xN引脚只能连接到目标系统中的EZ-ICE连接器。这些引脚除了在模拟过程中没有功能,并且不需要上拉或下拉电阻器。ADSP-218xN和连接器之间这些信号的记录道必须尽可能短,不超过3英寸。
EZ-ICE也使用以下管脚:BR、BG,复位,接地。
EZ-ICE使用EE(模拟器启用)信号来控制目标系统中的ADSP-218xN。这将导致处理器使用其ERESET、EBR和EBG管脚,而不是RESET、BR和BG管脚。BG输出是三个状态。这些信号不需要在系统中进行跨接隔离。
EZ-ICE通过带状电缆和14针母插头连接到目标系统。母插头插在目标板上的14针连接器(一个针带头)上。
EZ-ICE探头靶板连接器EZ-ICE连接器(标准针带头)如图15所示。此连接器必须添加到目标板设计中才能使用EZ-ICE。确保系统中有足够的空间将EZ-ICE探头安装到14针连接器上。
14针,双列针带式收割台用键固定在销7位置,必须从收割台上拆下销7。销必须为0.025平方英寸,长度至少为0.20英寸。

销间距应为0.10.1英寸。销条集管的所有侧面必须至少有0.15英寸的间隙,才能容纳EZ-ICE探针塞。
可从3M、McKenzie和Samtec等供应商处获得销带头。
目标存储器接口
要使目标系统与EZ-ICE模拟器兼容,它必须符合下面列出的内存接口指南。
PM、DM、BM、IOM和CM设计程序存储器(PM)、数据存储器(DM)、字节存储器(BM)、I/O存储器(IOM)和复合存储器(CM)外部接口,以符合本数据表中规定的worstcase设备计时要求和开关特性。EZ-ICE的性能可接近于针对某些存储器访问时序要求和开关特性发布的最坏情况规范。
注:如果目标不满足存储器访问参数的最坏情况芯片规范,则电路可能无法在期望的CLKIN频率下进行仿真。根据违反规范的严重程度,系统可能难以制造,因为在公布的限制范围内,数字信号处理器组件在开关特性和时序要求方面存在统计上的差异。
限制:ADSP上的所有存储器选通信号-218xN(RD、WR、PMS、DMS、BMS、CMS和IOM)
在目标系统中使用的EZ-ICE必须连接10 k上拉电阻器。上拉电阻是必要的,因为在典型的EZ-ICE调试会话导致的长时间三态条件下,没有内部上拉来保证其状态。当不使用EZ-ICE时,可以拆下这些电阻器。
目标系统接口信号
安装EZ-ICE板后,某些系统信号的性能会发生变化。将系统设计为与EZ-ICE板引入的以下系统接口信号变化兼容:
•EZ-ICE仿真在目标电路和复位信号。
•EZ-ICE仿真引入8 ns传播目标电路和BR信号上的DSP之间的延迟。
•EZ-ICE仿真在单步执行时忽略重置和BR。
•EZ-ICE仿真在模拟器空间(DSP暂停)时忽略重置和BR。
•EZ-ICE仿真在某些模式下忽略目标BR的状态。因此,仅当EZ-ICE板的DSP断言总线授权(BG)时,目标系统才可以控制DSP的外部存储器总线。
环境条件


输出禁用时间
当输出引脚停止驱动并开始从测量的输出高或低电压过渡到高阻抗状态时,将被视为禁用。输出禁用时间(tDIS)是tMEASURED和tDECAY的差值,如图18所示。时间是从参考信号达到高或低电压电平到输出电压从测量的输出高或低电压变化0.5 V的间隔。
衰减时间tDECAY取决于输出引脚上的电容负载CL和电流负载iL。它可以用以下方程式来近似:

从中

是经过计算的。如果多个管脚(如数据总线)被禁用,则测量值为停止驱动的最后一个管脚的测量值。
输出启用时间
当输出管脚从高阻抗状态过渡到开始驱动时,输出管脚被认为是启用的。输出使能时间(tENA)是从参考信号达到高或低电压电平到输出达到指定的高或低跳闸点之间的间隔,如图18所示。如果启用了多个管脚(如数据总线),则测量值为开始驱动的第一个管脚的测量值。
定时规格
一般说明
使用给定的精确计时信息。不要试图从其他的加减运算中得到参数。虽然加法或减法会对单个设备产生有意义的结果,但本数据表中给出的值反映了统计变化和最坏情况。因此,不能有意义地将参数相加以获得更长的时间。
计时注意事项
开关特性指定处理器如何更改其信号。设计人员无法控制这种定时-处理器外部的电路必须设计为与这些信号特性兼容。开关特性告诉处理器在给定的情况下会做什么。切换特性还可用于确保连接到处理器(例如存储器)的设备的任何定时要求得到满足。
时序要求适用于由处理器外部电路控制的信号,例如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。
时序规范的频率依赖性t被定义为0.5t。ADSP-218xN使用一个频率等于指令速率一半的输入时钟。例如,40兆赫的输入时钟(相当于25纳秒)产生12.5纳秒的处理器周期(相当于80兆赫)。0.5t周期范围内的t值应替换所有相关定时参数,以获得规范值。
示例:tCKH = 0.5 tCK – 2 ns = 0.5 (12.5 ns) – 2 ns= 4.25 ns
输出驱动电流
图19显示了ADSP-218xN系列输出驱动器的典型I-V特性。这些曲线表示输出驱动器的电流驱动能力与输出电压的函数关系。
图21显示了典型的断电电源电流。
电容性负载
图22和图23显示了ADSP-218xN的电容性负载特性。


外形尺寸
外形尺寸图中的尺寸以毫米为单位。

[1]、中断/标志引脚同时保留两个功能。如果将IMASK设置为启用相应的中断,则当pin被断言时,DSP将矢量到适当的中断矢量地址,可以通过外部设备或设置为可编程标志。
[2]、运动配置由DSP系统控制寄存器决定。软件可配置。
[3]、CLKIN、RESET和PF3–0/模式D–A不包括在本表中,因为必须使用这些引脚。
[4]、所有双向管脚都有三个规定的输出。当引脚被配置为输出时,在非活动状态下,输出为Hi-Z(高阻抗)。
[5]、Hi-Z=高阻抗。
[6]、如果未使用CLKOUT管脚,请使用SPORT0自动缓冲控制寄存器中的CLKODIS将其关闭。
[7]、如果不使用中断/可编程标志引脚,则有两个选项:选项1:当这些引脚在复位时被配置为输入,并用作中断和输入标志引脚时,将引脚拉高(非活动)。选项2:将未使用的管脚编程为输出,在启用中断之前将它们设置为1,并让管脚浮动。
[8] 、空闲是指执行空闲指令时的操作状态。未装配的管脚驱动至VDD或GND。
[9]、标志输出=PFx、FL0、FL1、FL2、FO。

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