一个单片CMOS集成电路DSD1794简介

电源

特征
•支持DSD和PCM格式
•24位分辨率
•模拟性能：
−动态范围：
−132 dB（9 V RMS，单声道）
−129 dB（4.5 V RMS，立体声）
−127 dB（2 V RMS，立体声）
− THD+N: 0.0004%
•差动电流输出：7.8 mA p-p
•8×过采样数字滤波器：
-阻带衰减：–130 dB
−通带纹波：±0.00001 dB
•采样频率：10 kHz至200 kHz
•系统时钟：128、192、256、384、512或768 fS（带自动检测）
•接受16位、20位和24位音频数据
•PCM数诉格式：Standard、I2S和Left-Equired
•可提供外部数字滤波器或DSP的可选接口
•I2C兼容串行端口
•用户可编程模式控制：
−数字衰减：0 dB至–120 dB，0.5 dB/步进
−数字去加重
−数字滤波器衰减：快或慢
−柔和静音
•双电源操作：
−5伏模拟电压，3.3伏数字电压
•5V容差数字输入
•小型28铅SSOP封装，无铅产品
应用
•A/V接收器
•SACD播放器
•DVD播放器
•高清电视接收器
•汽车音响系统
•数字多声道记录器
•其他需要24位音频的应用程序
说明
DSD1794是一个单片CMOS集成电路，包括立体声数模转换器和支持电路在一个小的28引线SSOP封装。数据转换器采用ti先进的分段数模转换器结构，以获得优异的动态性能和改善的时钟抖动容忍度。DSD1794提供平衡电流输出，允许用户从外部优化模拟性能。DSD1794接受PCM和DSD音频数据格式，提供与音频DSP和解码器芯片的简单接口。DSD1794还与外部数字滤波设备（DF1704、DF1706、PMD200）接口。支持高达200 kHz的采样率。可通过兼容I2C的串行端口访问全套用户可编程功能。
功能框图

典型性能曲线
数字滤波器
数字滤波器响应

去加重滤波器

模拟动态性能
电源电压特性

注：PCM模式，TA=25°C，VDD=3.3 V，测量电路如图34所示（VOUT=4.5 V rms）。
温度特性

注：PCM模式，VDD=3.3V，VCC=5V，测量电路如图34所示（VOUT=4.5V rms）。

注：DSD模式（FIR-4），32768点8平均值，TA=25°C，VDD=3.3V，VCC=5V，测量电路如图35所示。
系统时钟和复位功能
系统时钟输入
DSD1794需要一个系统时钟来操作数字内插滤波器和高级段DAC调制器。系统时钟应用于SCK输入端（引脚7）。DSD1794有一个系统时钟检测电路，可自动检测系统时钟的工作频率。表1显示了常见音频采样率的系统时钟频率示例。如果delta-sigma调制器的过采样率选择为128 fS，则要求系统时钟频率超过256 fS。
时钟输入系统要求如图24所示。为了获得最佳性能，使用低相位抖动和噪声的时钟源是很重要的。为德州的L1794系列时钟提供了一个很好的选择。

（1）、I2C快速模式不支持此系统时钟速率。
（2）、给定采样频率不支持此系统时钟速率。

通电和外部复位功能
DSD1794包括上电复位功能。图25显示了这个函数的操作。当VDD>2 V时，通电复位功能启用。初始化序列需要1024个系统时钟，从VDD>2v开始。初始化周期结束后，DSD1794被设置为其默认重置状态，如本数据表的模式控制寄存器部分所述。
DSD1794还包括使用RST输入（引脚14）的外部复位功能。这允许外部控制器或主重置电路强制DSD1794初始化到其默认重置状态。
图26显示了外部复位操作和定时。将第一个引脚设置为逻辑0，至少持续20 ns。这个RST引脚随后被设置为逻辑1状态，从而启动初始化序列，这需要1024个系统时钟周期。外部复位在DSD1794通电和系统时钟激活之间存在延迟的应用中特别有用。

音频数据接口
音频串行接口
音频接口端口是一个3线串行端口。它包括PLRCK（引脚4）、PBCK（引脚6）和PDATA（引脚5）。PBCK是串行音频位时钟，用于将PDATA上的串行数据输入音频接口的串行移位寄存器。串行数据被记录到PBCK上升沿的DSD1794中。PLRCK是串行音频左/右字时钟。
DSD1794要求PLRCK和系统时钟同步，但不需要PLRCK和系统时钟之间的特定相位关系。
如果PLRCK和系统时钟之间的关系变化超过±6 PBCK，内部操作在1/fS内初始化，模拟输出强制为双极零电平，直到完成PLRCK和系统时钟之间的再同步。
PCM音频数据格式和定时
DSD1794支持行业标准音频数据格式，包括标准右对齐、I2S和左对齐。数据格式如图28所示。使用控制寄存器18中的格式位FMT[2:0]选择数据格式。默认的数据格式是24位I2S。所有格式都需要二进制二进制二进制补码，MSB第一音频数据。图27显示了串行音频接口的详细时序图。

（1）、标准数据格式（右对齐）；L-通道=高，R-通道=低

（2）、左对齐数据格式；L-通道=高，R-通道=低

（3）、I2S数据格式；L-通道=低，R-通道=高

外部数字滤波器接口和定时
DSD1794支持带3线或4线同步串行端口的外部数字滤波器接口，允许使用外部数字滤波器。外部滤波器包括Texas Instruments DF1704和DF1706、Pacific Microsonics PMD200或可编程数字信号处理器。
在外部测向模式下，PLRCK（引脚4）、PBCK（引脚6）和PDATA（引脚5）分别定义为字时钟WDCK、比特时钟BCK和单声道数据DATA。通过使用控制寄存器20的DFTH位来选择外部数字滤波器接口，其功能是绕过DSD1794的内部数字滤波器。
当控制寄存器19的DFMS位被设置时，DSD1794可以处理立体数据。在这种情况下，DSDL（引脚1）和DSDR（引脚2）分别定义为L通道数据和R通道数据输入。
外部数字滤波器接口模式的详细信息在本数据表的外部数字滤波器接口应用部分中提供。
直接流数字（DSD）格式接口和定时
DSD1794支持DSD格式接口操作，包括使用内部模拟FIR滤波器进行带外噪声滤波。DSD格式接口由一个3线同步串行端口组成，其中包括DBCK（引脚3）、DSDL（引脚1）和DSDR（引脚2）。DBCK是串行位时钟。DSDL和DSDR分别是L通道和R通道DSD数据输入。它们被记录在DBCK上升边缘的DSD1794中。PLRCK（引脚4）和PBCK（引脚6）在DSD模式下连接到GND。通过设置控制寄存器20的DSD位来激活DSD格式接口。
本数据表的DSD格式（DSD模式）应用程序界面部分提供了有关DSD模式的详细信息。
串行控制接口（I2C）
DSD1794支持I2C串行总线和标准和快速模式的数据传输协议作为从设备。I2C规范2.0中对该协议进行了说明。
从属地址

DSD1794有7位作为自己的从机地址。从机地址的前五位（MSB）出厂时预设为10011。地址字节的下两位是设备选择位，可由ADR1和ADR0终端用户定义。同一条总线上一次最多可以连接四个DSD1794。每个DSD1794在接收到自己的从机地址时作出响应。
分组协议
主设备必须控制分组协议，协议由起始条件、从机地址、读/写位、读写数据或读确认、停止条件组成。DSD1794仅支持从接收机和从发射机。

写入寄存器
主机可以使用单次或多次访问写入任何DSD1794寄存器。主机发送一个DSD1794从机地址和一个写入位、一个寄存器地址和数据。如果需要多次访问，则地址是起始寄存器的地址，后跟要传输的数据。当正确接收数据时，索引寄存器自动递增1。当索引寄存器达到0x7F时，下一个值是0x0。当访问未定义的寄存器时，DSD1794不发送确认。写一个图30的操作图。

读取寄存器
主机可以读取DSD1794寄存器。寄存器地址的值预先存储在间接索引寄存器中。主机在存储寄存器地址后发送一个带有读位的DSD1794从机地址。然后DSD1794传输索引寄存器指向的数据。当数据在多次访问期间传输时，索引寄存器自动递增1。（写入后第一次进入读取模式时，索引寄存器不会递增。当索引寄存器达到0x7F时，下一个值是0x0。当索引寄存器为0x10到0x1F时，DSD1794输出一些数据，即使表3中没有定义它。图31是读取操作的示意图。

噪声抑制
DSD1794采用系统时钟（SCK）进行噪声抑制。但是，在600ns内，噪声尖峰不得超过两个。在快速模式下，噪声抑制工作在8mhz到40mhz之间的SCK频率。但是，它在以下情况下工作不正常。
案例1：
1、 t（SCK）>120纳秒（t（SCK）：SCK周期；
2、 t（高）+t（D−HD） 3、 SCL高脉冲前半部分存在尖峰噪声。
4、在SDA下降之前，SDA高脉冲上存在尖峰噪声。

当这些情况同时出现时，数据被认为是低的。
案例2：
1、 t（SCK）>120纳秒；
2、 t（S−HD）或t（RS−HD） 3、在保持时间内，SCL和SDA都存在尖峰噪声。

当这些情况同时出现时，DSD1794无法检测到启动条件。
案例3：
1、 t（SCK）<50纳秒；
2、 t（SP）>t（SCK）；
3、 SCL在SCL下降后即出现尖峰噪声。
4、 SCL下降前SDA上存在尖峰噪声。

当这些情况同时出现时，DSD1794错误地检测到启动或停止条件。
典型接线图

应用电路
为了真正实现DSD1794所能实现的高信噪比，应用电路的设计至关重要。这是因为在应用电路中产生的噪声和失真是不可忽略的。
在图33的电路中，输出电平为2v RMS，达到127db信噪比。图34的电路可以实现最高的性能。在这种情况下，输出电平设置为4.5 V rms，达到129 dB S/N（立体声模式）。在单声道模式下，如果L通道和R通道的输出被用作平衡输出，则达到132dB的信噪比（见图36）。
图35显示了DSD模式的电路，这是一个4阶低通滤波器，以减少带外噪声。
I/V部分
每个输出引脚（IOUTL+、IOUTL-、IOUTR+、IOUTR-）上DSD1794的电流在0 dB（满标度）时为7.8 mA p-p。I/V转换器（Vi）的电压输出电平由下式给出：

（Rf：I/V转换器的反馈电阻）
建议I/V电路使用NE5534运算放大器以获得指定的性能。动态性能，如增益带宽，稳定时间，和转换率的运算放大器影响音频动态性能的部分。
微分截面
DSD1794电压输出后面是差分放大器级，它们将每个通道的差分信号相加，从而形成单端I/V运算放大器输出。此外，差分放大器提供低通滤波功能。
差分电路推荐的运算放大器是线性技术LT1028，因为它的输入噪声很低。

外部数字滤波器接口的应用

与外部数字滤波器接口的应用
对于某些应用，可能需要使用外部数字滤波器来执行内插功能，因为与DSD1794的内部数字滤波器相比，它可以提供改进的阻带衰减。
DSD1794支持多种外部数字滤波器，包括：
*德州仪器DF1704和DF1706
*太平洋微软PMD200 HDCD滤波器/解码器IC
*可编程数字信号处理器
通过在相应的控制寄存器中编程以下位来访问外部数字滤波器应用模式：
DFTH=1（寄存器20）
用于为外部数字滤波器提供串行接口的引脚如图37的连接图所示。字时钟（WDCK）信号必须在8×或4×期望的采样频率fS下工作。
系统时钟（SCK）和接口定时
在使用外部数字滤波器的应用中，DSD1794要求WDCK和系统时钟同步。系统时钟相对于WDCK是无相位的。WDCK、BCK和数据之间的接口时序如图39所示。
音频格式
外部数字滤波器接口模式下的DSD1794支持右对齐音频格式，包括16位、20位和24位音频数据，如图38所示。音频格式由控制寄存器18的FMT[2:0]位选择。

DSD格式（DSD模式）接口应用程序

特色
此模式用于直接与DSD解码器接口，后者可在Super Audio CD （SACD）应用程序中找到。
通过在相应的控制寄存器中编程以下位来访问DSD模式。
DSD=1（寄存器20）
DSD模式提供低通滤波功能，将1位过采样数据流转换为模拟域。使用模拟FIR滤波器结构提供滤波。四个FIR响应可用，并且由控制寄存器18的DMF[1:0]位选择。
在输入DSD数据之前必须设置DSD位，否则DSD1794错误地检测到TDMCA模式，并且不能通过串行控制接口接受命令。
DSD格式接口时的引脚分配
*DSDL（引脚1）：L通道DSD数据输入；
*DSDR（引脚2）：R通道DSD数据输入；
*DBCK（引脚3）：DSD数据的位时钟（BCK）。

DSD模式下的模拟FIR滤波器性能

（1）、当DSD输入信号效率为50%时，此增益与PCM 0 dB相比较。
系统时钟要求
DSD1794的引脚3需要DSD模式的位时钟（DBCK）。位时钟的频率可以是采样频率的N倍。通常，在DSD应用程序中N是64。
位时钟与DSDL和DSDR之间的接口定时需要满足相同的设置和保持时间规范，如图42所示。
操作理论

DSD1794采用TI的高级段DAC架构，实现了出色的动态性能和对时钟抖动的容忍度。DSD1794提供平衡的电流输出。
通过数字滤波器的数字输入数据被分为6个高位和18个低位。6个高位被转换成反向互补偏移二进制（ICOB）代码。与MSB相关联的低18位由一个5电平的三阶delta-sigma调制器处理，该调制器在64fs下工作。调制器的1电平相当于ICOB代码转换器的1 LSB。在ICOB转换器和三阶delta-sigma调制器中处理的数据组被合并成一个高达66电平的数字代码，然后通过数据加权平均（DWA）处理，以减少元件失配产生的噪声。来自DWA的高达66个电平的数据被转换为差动电流段段中的模拟输出。
该体系结构克服了传统多位处理的各种缺点，并获得了良好的动态性能。
模拟量输出
下表和图52显示了数字输入代码和模拟输出之间的关系。

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