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FPGA小白求助,求大佬解惑!
在ISE中设计系统,时序报告中的Fmax是350mhz,但我在系统中用到了400Mhz的时钟,请问这会出问题吗。到底该如何理解这个Fmax,它与系统中PLL生成的时钟大小有关系吗?比如说系统中所有的时钟都要比他小之类的 |
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1个回答
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简单理解,Fmax是除了诸如DDR/SERDES接口之外,内部的RTL代码的最高工作频率。
//------ 01.RTL选取的工作时钟,可以是Pin输入,也可以是PLL/MMCM分频后输出。 02.器件不同,其Fmax值也不尽相同。 03.通常情况下,RTL代码工作频率不建议超过Fmax。但是实际测试时,可以工作在稍高于Fmax的情况下,此时可能会发生数据误码的情况。 |
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2 条评论
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