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学生 北航
北京市 海淀区 学术研究/学生
  • 发布了问题 2020-9-10 09:50

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    学生 北航
    FPGA小白求助,求大佬解惑! 在ISE中设计系统,时序报告中的Fmax是350mhz,但我在系统中用到了400Mhz的时钟,请问这会出问题吗。到底该如何理解这个Fmax,它与系统中PLL生成的时钟大小有关系吗?比如说系统中所有的 ...
    来源:FPGA|CPLD|ASIC论坛 标签: FPGA
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