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我先写了一个2-4译码器 通过testbench确定2-4译码器写的没有错误 但是将2-4译码器连接成3-8译码器的时候出现错误
![]() Error (10663): Verilog HDL Port Connection error at Decoder_388.v(11): output or inout port "data_out" must be connected to a structural net expression 麻烦各位大佬帮忙看一下 谢谢 代码: module Decoder_38(YY,AA); wire high=1; wire low=0; output[7:0]YY; wire YY; input[2:0]AA; wire[3:0]Y0,Y1;//输出必须是线网类型 assign YY={Y1,Y0}; Decoder24 decode_2to4_0( data_in(AA[1:0]),//输入A的低两位、 data_out(Y0), enable(high), re_enable(AA[2])//输入A的高一位 ); Decoder24 decode_2to4_1( data_in(AA[1:0]),//输入A的低两位 data_out(Y1), enable(AA[2]), re_enable(low)//输入A的高一位 ); endmodule module Decoder24(data_in,data_out,enable,re_enable); input [1:0] data_in; input enable,re_enable; output [3:0] data_out; reg [3:0] data_out1; always @(data_in or enable or re_enable) begin case({enable,re_enable,data_in[1:0]}) 4'b0???:data_out1=4'b0000; 4'b?1??:data_out1=4'b0000; 4'b1000:data_out1=4'b0001; 4'b1001:data_out1=4'b0010; 4'b1010:data_out1=4'b0100; 4'b1011:data_out1=4'b1000; default:data_out1=4'bxxxx; endcase end assign data_out=data_out1; endmodule |
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