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大家好，
我正在使用Artix7，我想使用两个LVDS信号从串行器IC（在我的情况下是FIN210AC）中读取数据 - 没有来自串行器IC的时钟（请参见附图）。 我想我可以动态地改变CKSI时钟相位以匹配DSO。 可以这样做吗？ 所以我应该以某种方式限制相移的范围以匹配ISERDES的特定位。 这是应该做的吗？ 问候 Klemen 
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2个回答
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如果FPGA和串行器都使用相同的源进行时钟控制，那么您可以使用IDELAY原语调整驱动FPGA的ISERDES的时钟相位。
-------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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时钟源是一样的。
时钟源在串行器上产生选通信号。 你的意思是我应该将它设置为固定延迟并尝试使用抽头值，或者我应该将其设置为动态 - 但在这种情况下我不知道它是否被调到bit0？ 例如，选通脉冲到bit0延迟为20MHz：77ns-90.5ns。 与每个抽头的ps范围延迟相比，这是非常大的。 问候 Klemen |
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