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在我的设计中，我想在JSED204_phy中使用GTGREFCLK，我将CPLLREFCLKSEL修改为3'b111，并通过MMCM（125MHz）驱动GTGREFCLK，但在实现投影时出现了一些错误。
[DRC 23-20]规则违规（REQP-52）连接_GTGREFCLK_ACtiVE - GTXE2_CHANNEL单元格i_jesd204_0_support_block / i_jesd204_phy / inst / jesd204_phy_block_i / jesd204_0_phy_gt / inst / jesd204_0_phy_gt_i / gt0_jesd204_0_phy_gt_i / gtxe2_i：使用GTGREFCLK仅用于测试目的。 这具有可用时钟方法的最低性能，并且可能降低收发器性能。 请注意，使用BUFG驱动REFCLK可能会导致GTGREFCLK的使用。 
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4个回答
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您好@vuppala感谢您的建议。我再次设置了IP核。
“示例设计中的共享逻辑”，在“综合选项”中，我选择了Global.Then它可以被修改。谢谢，Bilkaka 在原帖中查看解决方案 |
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我刚刚发现这个IP核不允许被修改。
当我在Sythesized Design中打开原理图时，CPLLREFCLKSEL [2：0]仍然是1'b001。 如何修改CPLLREFCLKSEL？ 谢谢， Bilkaka |
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你好@ bilkaka
请尝试以下步骤更改设置： 开放式合成设计 在原理图中选择GT 在“属性”窗口中，查找CPLLREFCLKSEL并更改其值。 谢谢， 维奈 -------------------------------------------------- ------------------------------------------您是否尝试在Google中输入问题？ ？ 如果没有，你应该在发布之前。 此外，MARK这是一个答案，以防它有助于解决您的查询/问题。给予帮助您找到解决方案的帖子。 |
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只有小组成员才能发言，加入小组>>
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