完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我正在使用ISE。 我想通过连接到IpSRIO gen2 v1.6的微型发送器来发送和接收数据包。 我有一个AXI流接口(AXIS_M0& AXIS_S0)我的ublaze和压缩I / O在SRIO(iorx& iotx)。 我遇到的问题是micrlaze的时钟频率为100Mhz,SRIO的逻辑接口频率为39.06Mhz(1x和3.125Gps)。 我该如何解决这个问题? 还有一些关于tuser和tkeep等压缩I / O的信号不存在。 谢谢 |
|
相关推荐
4个回答
|
|
我建议使用Vivado。
检查这个posthttps://forums.xilinx.com/t5/Networking-and-Connectivity/SRIO-connect-to-AXI-Lite-interface/td-p/388295 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”,以防它有助于解决您的查询。如果一个帖子引导到解决方案,请给予赞誉。 |
|
|
|
我想,但我有一个Virtex 6.On帖子,由于AXI(lite)互连,它只连接维护端口。
我想将I / O和维护端口连接到ublaze,这意味着我应该使用一个AXI互连和一个AXi流互连? 这会解决时钟域的差异吗? |
|
|
|
|
|
|
|
嗨K @ ppa,
您是否成功将RapidIO与Micro-blaze连接? 请告诉我您是如何连接RapidIO和Micro-blaze的,请您分享设计图片或有关接口连接的更多详细信息? 我尝试通过AXI互连IP将RapidIO与Micro-blaze连接,但将SRIO ip的AXIStream转换为AXI4-lite。 但是我面临着多重问题? 你能帮我么 ? |
|
|
|
只有小组成员才能发言,加入小组>>
2429 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2468 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1337浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
595浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
457浏览 1评论
2012浏览 0评论
737浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-28 13:10 , Processed in 1.243411 second(s), Total 55, Slave 48 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号