[问答]

关于verilog 电平变化问题

1310 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 input a; reg a_reg; wire rst_n; assign rst_n = 1'b1; always @ (posedge clk100 or negedge rst_n) if (!rst_n) a_reg<=0; else a_reg<=a; assign pos= a & !a_reg; 在100M时钟下，pos是电平变化的标志，无法看到a，a_reg 的电平变换，然后我把时钟改为50hz 也是一样的情况，电平没变化 0 已退回30积分
2020-7-10 18:42:13　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报我爱妖妖相关推荐 • 关于verilog的一个小问题 2094 • verilog中如何通过代码来实现检测电平的变化 1589 • verilog程序定点数的资料 2102 • 关于Verilog hdl 简易交通灯设计 6518 • C6678上电芯片时序控制，以及配置端口电平时序的Verilog代码 2411 • verilog写cpld的程序如何消除按键的抖动？ 4200 • UC2843芯片的反激电源设计VFB一直是低电平 3630 • LMK04808 clkin0 status电平不变化是什么原因？ 28 • 请教大家，为什么STM32仿真时端口电平在变化，但是led不亮呢，不闪烁 14618 • cc2591在ant引脚电平变化疑惑？ 2892 1个回答

答案对人有帮助，有参考价值 0 大佬，这是全部的代码吗？如果是，那就有问题了，你的时钟clk100哪里来的？没有时钟的话逻辑跑不动吧？如果不是全部代码，是涉密吗？不涉密的话希望把代码贴完整，这样别人不用联系上下文就能判断哪里出了问题。

2020-7-10 19:07:43 评论举报卿小小_9e6