求提高速度的建议？

我无法从这段代码中获得所需的150 MHz。
有没有人有任何关于提高速度的建议？
assign idata_out = {temp_real_data [29]，temp_real_data [26 - ：16]}; assign qdata_out = {temp_imag_data [29]，temp_imag_data [26 - ：16]};
// -----------开始在这里切换INSTANtiATION模板--- // INST_TAGsin_cos_gen SC1（.ce（启用），//输入ce .clk（clk），//输入clk .we（
启用），//输入我们.DATA（bb_freq），//输入[26：0]数据.rdy（sincosRDY），//输出RDY .cosine（余弦），//输出[11：0]余弦.sine（
sine）//输出[11：0]正弦）; // INST_TAG_END ------结束INSTANTIATION模板--------- //中间寄存器有效地使用DSP48E @（posedge clk）如果（
RESET）开始datavalidreg qdataREG idataREG cosineREG sineREG temp_imag_data temp_real_data结束否则，如果（sincosRDY）开始datavalidreg qdataREG idataREG cosineREG sineREG temp_real_data temp_imag_data endend
这是我得到的时间信息：
==================================================
=======================时序约束：Clock'cclkp'的默认周期分析时钟周期：8.252ns（频率：121.190MHz）路径总数/
目的港口：218174453/146731 --------------------------------------------
-----------------------------延迟：5.501ns（逻辑电平= 0）来源：core1 / siggen [7] .USG
/ U4_SIGGEN / U2_SSS / Mmult_qdataREG [16] _sineREG [11] _MuLt_4_OUT（DSP）目的地：core1 / siggen [7] .USG / U4_SIGGEN / U2_SSS / Maddsub_idataREG [16] _cosineREG [11] _MuLt_3_OUT（DSP）源时钟：cclkp上升1.5
X目标时钟：cclkp上升1.5倍
数据路径：core1 / siggen [7] .USG / U4_SIGGEN / U2_SSS / Mmult_qdataREG [16] _sineREG [11] _MuLt_4_OUT到core1 / siggen [7] .USG / U4_SIGGEN / U2_SSS / Maddsub_idataREG [16] _cosineREG [11] _MuLt_3_OUT Gate Net
单元格：in-> out扇出延迟延迟逻辑名称（网络名称）-----------------------------------
----- ------------ DSP48E1：CLK-> PCOUT47 1 4.163 0.000 Mmult_qdataREG [16] _sineREG [11] _MuLt_4_OUT（Mmult_qdataREG [16] _sineREG [11] _MuLt_4_OUT_PCOUT_to_Maddsub_idataREG [16] _cosineREG [
11] _MuLt_3_OUT_PCIN_47）DSP48E1：PCIN47 1.338 Maddsub_idataREG [16] _cosineREG [11] _MuLt_3_OUT ---------------------------------
-------总计5.501ns（5.501ns逻辑，0.000ns路径）（100.0％逻辑，0.0％路径）