如何将Aurora与Virtex-6 LX240t配合使用

听起来Aurora核心中的GTX位置与您的主板不匹配。
我建议您在PAD文件中查看您的设计，以确认它们是正确放置的，还是通过在FPGA编辑器中查看位置
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

谢谢你的建议。
我重新检查了Pinout报告和连接似乎没问题......
顺便说一句，iBERT测试在外部连接方面取得了成功。
天真我认为GTX正在运作，外部连接也可以。
所以我猜有一个开关可以打开GTX。
ES Virtex-6有什么秘密吗？
我是ES ...

如果IBERT正在使用相同的GTX链接，那么没有任何理由说明您的Aurora设计也不起作用。
没有“开关”，并且GTX有一些Virtex-6勘误项目，但这些都不应该是您的Aurora设计的问题。
我此时唯一可以提出的建议是回顾一下如何控制Aurora核心。
------您是否尝试在Google中输入问题？
如果没有，你应该在发布之前。太多结果？
尝试添加网站：www.xilinx.com

你好！
我在ml605 sma上有同样的问题。
IBERT设计工作正常。
但来自Coregen（ISE 11.5和12.1）的极光example_design（aurora v5.1）根本不起作用。
行为模拟似乎没问题。
生成的ucf文件看起来很奇怪，没有NET INIT_CLK约束。
我使用了以下ucf文件：
andchannel_up＆amp; lane_up不会很高（
在ml505上使用virtex-5 lx50t一切正常。
我做错了什么？
谢谢
#GTXNET的参考时钟约束GTXQ4_left_i PERIOD = 8.0 ns HIGH 50％;＃User Clock Contraint：根据moduleNET“user_clk_i”TNM_NET = USER_CLK的线路速率（3125Mbps）选择该值; TIMESPEC TS_user_clk_i = PERIOD“USER_CLK”15.0
ns HIGH 50％; NET GTXQ4_P LOC = H6;
NET GTXQ4_N LOC = H5;
＃50MHz板时钟约束NET“reset_logic_i / init_clk_i”TNM_NET = INIT_CLK; TIMESPEC TS_INIT_CLK = PERIOD“INIT_CLK”15.0 ns HIGH 50％; NET INIT_CLK LOC = U23;
＃U23 - ml605＃200MHz上的66Mhz时钟源 - J9;
######没有跨时钟域分析。
域不相关############## TIMESPEC“TS_TIG1”=从“INIT_CLK”到“USER_CLK”TIG;
################################重置按钮################
################# NET RESET LOC = G26;
#BUTTON #NET“GPIO_SW_C”LOC =“G26”;
SW9按钮（高电平有效）NET RESET PULLUP上的## 2; NET GT_RESET_IN LOC = A18;
#BUTTON #NET“GPIO_SW_S”LOC =“A18”;
SW6按钮上的## 2（活动 - 高）################################错误指示符#####
######################### NET HARD_ERROR LOC = AE22;
#LED #NET“GPIO_LED_2”LOC =“AE22”;
LED DS9上的## 2，J62NET上的3个SOFT_ERROR LOC = AE23;
#LED #NET“GPIO_LED_3”LOC =“AE23”;
LED DS10上的## 2，J62NET上的4个FRAME_ERROR LOC = AB23;
#LED #NET“GPIO_LED_4”LOC =“AB23”;
LED DS15上的## 2，J62上的5 ################################频道和通道指示灯###
###############此板最多支持12个通道NET CHANNEL_UP LOC = AC22;
#LED #NET“GPIO_LED_0”LOC =“AC22”;
LED DS12上的## 2，J62NET上的1 LANE_UP LOC = AC24;
#LED #NET“GPIO_LED_1”LOC =“AC24”;
LED DS11上的## 2，J62上的＃2 ########################################
################################################ NET frame_check_i /
* TIG; ################################################
######################################## INST aurora_module_i / gtx_wrapper_i / GTXE1_INST / gtxe1_i LOC =
GTXE1_X0Y18;

我想我的代码中某处一定存在琐碎的错误，但让我解释一下我的情况。
因为我发现ISE 12.1 GTX向导（AR＃34191）不支持Virtex-6 FPGA CES芯片，所以我首先使用了11.5。
我使用Aurora 8B10B 5.1,4车道，车道宽度2，线速6.250 Gbps，GT refclk 156.25 Hhz，双工，框架和无流量控制生成核心。
Virtex-6是1x240t-2ff1759，我使用的quad是112（X0Y0，X0Y1，X0Y2，X0Y3）。
我在ISE11.5中生成的文件中有几个错误，所以我修改了以下内容。
1. aurora_8b10b_v5_1_clock_module.vhd：避免MMCM错误 
常数MULT：real：= 6.0;
- 原件是2.0 
常数DIVIDE：整数：= 3;
- 原件是1
2. aurora_8b10b_v5_1_example_design.vhd：工作约束 
signal user_clk_i：std_logic; 
属性S：string;
- 添加 
user_clk_i的属性S：signal为“TRUE”;
- 添加
正如我所写，这些更改在环回模式下有效。
但我没有GTX的输出。
在ISE 12.1中也是如此。
这是我的情况......
因为我发现ISE 12.1 GTX向导（AR＃34191）不支持Virtex-6 FPGA CES芯片，所以我首先使用了11.5。
我使用Aurora 8B10B 5.1,4车道，车道宽度2，线速6.250 Gbps，GT refclk 156.25 Hhz，双工，框架和无流量控制生成核心。
Virtex-6是1x240t-2ff1759，我使用的quad是112（X0Y0，X0Y1，X0Y2，X0Y3）。
我在ISE11.5中生成的文件中有几个错误，所以我修改了以下内容。
1. aurora_8b10b_v5_1_clock_module.vhd：为避免MMCM错误常数MULT：real：= 6.0;
- 原件是2.0 
常数DIVIDE：整数：= 3;
- 原件是1
2. aurora_8b10b_v5_1_example_design.vhd：工作约束信号user_clk_i：std_logic; 
属性S：string;
- 添加 
user_clk_i的属性S：signal为“TRUE”;
- 添加
正如我所写，这些更改在环回模式下运行良好。
但我没有GTX的输出。
在ISE 12.1中也是如此。
这是我的情况......