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在进行一些实验以确定PIC32MZ上的中断延迟以及它如何受到L1 ICache的影响的同时，我注意到在指定IPL7SRS时中断处理程序的实现中存在以下缺陷。f.):-对于IPL7SRSIn的IL7SRS情况，EPC被读取并保存到堆栈中，但是从不恢复。这种读取/保存是不必要的。我还会质疑在IPL7时保存/恢复SRSCTL的必要性，因为我们只能被NMI或一般异常中断，这通常是致命的。也许可以指定一个属性来控制这个？
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13个回答
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我认为这不是7级中断所需要的（除了“做什么”）。即使使用单独的堆栈空间，也可以避免RDPGPR/WRPGPR。延迟研究的结果是什么？
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是啊。我认为对于小型ISR，如果SRS不在相同优先级的不同中断之间共享，则根本不需要触摸堆栈，可以将需要保存的任何内容保存在寄存器中。是这样的，但保存的东西，从来没有恢复是明确的是，-我仍然在研究潜伏期研究。由于某种原因，不管我是否将ISR加载并锁定到L1 ICache中，第一次调用中断的时间总是更长。可能是因为堆栈/ DC缓存，我还没有接触到呢？但这种情况是连续发生的。如果在生成中断之前刷新或不刷新ICache，则存在可重复的差别，并且这两种情况的延迟到目前为止是一致的，如果不考虑第一种情况，也是如此。我正在使用核心定时器进行定时，在软件中生成中断。-在IPL7SRS:-ISR，锁定在高速缓存IntLat.=14=28clksISR Not在高速缓存IntLat.=23=46clksI中，将在今晚晚些时候进行更多的试验。我终于让ISR作为一个单独的.S文件工作，所以我现在可以移除默认的额外垃圾，看看它有什么不同。
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谢谢你张贴结果。46个时钟在200 MIPS是230纳秒。在12MIPS下运行的PIC16F1454实际上超过250 ns！当你删除开场白时，情况会好得多。另外要考虑的事情是，如果同时开始一个低优先级中断，我们的高优先级中断将被延迟，直到低优先级ISR重写STATUS为止。因此，必须优化所有较低优先级中断的序言，以获得最佳延迟。
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只要您在汇编中编写ISR，就可以利用MCU ASE特性（对于具有该特性的所有CPU，缺省情况下可能启用中断向量预取）。
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在查看了主函数的程序集之后，我重新编写了汇编中的读核心定时器/设置中断部分，因为它正在重新加载地址和引起一个延迟，我不计入。更多的结果（时间为200兆赫：-ISR ICACHE锁定，ISR AT向量，IPL7SRSASE预取）此后，没有中断/延迟（11）＝22CKS（110 ns），此后潜伏＝8＝16CKS（80ns）ASE预取，没有序曲/尾随差异，如above.ASE Prefetch on，STKDEC＝4，CLRXL＝1，APE（AutoDeLoge）＝1，USEKSTK＝第一中断潜伏期＝14＝28 CKS（140ns），此后潜伏期＝10。＝20CLKS（100NS）ISR ICACHE刷新，ISR AT向量，IPL7SRSASE预取，没有PROGRUE/EXPROGUE1中断，延迟16＝32 CKS（160Ns），此后潜伏期＝14＝2CKS（140NS）ASE预取，无序曲/尾随中断1潜伏＝17＝34 CKS（170Ns），此后潜伏期＝14＝2CKS（140NS）ASP P反编译，STKDEC＝4，CLRXL＝1，APE（AutoDeLoge）＝1，USEKSTK＝第一中断潜伏期＝16＝32 CKS（160Ns），此后潜伏期＝14＝24CKS（140NS）仍然为第一次中断获得奇怪的延迟。可能是由于主循环中的缓存造成的伪影。而且，上面不允许在第一次读取核心定时器和生成的中断之间出现延迟。最好的情况现在更接近于我之前看到的值（10clks）Edit:-BTW，我用自动序言验证了正确的vaLUES（状态，SRSCTL和EPC）正在写入堆栈。自动序言比手工快得多：
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“SW”命令可能会有很大的延误。如果你在“MFC0”之前放置“SW”，你可以尝试删除这个延迟。这可能奏效或不奏效。如果这是可行的，你可以尝试在“SW”和“MFC0”之间插入NOP。当然，你可以插入的NOP的数量取决于主循环中的兑现，所以它可能不稳定。但是，一旦您为每个测试用例找到正确的nop数量（最可能为0），您将得到没有被主循环中的延迟夸大的数量。
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没错。将sw切换到_mfc0之前并在中间添加9(:-O)节点，对于第一种情况(无序幕)测量的延迟从16clk下降到6。对于自动序幕，延迟从20clk下降到10。看起来外部中断控制器(不同的时钟)中存在~10clk延迟。域？）当从CPU写入时，也许需要把“范围”放在明天，而不是驱动LAT。
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真的！9个NOP。这不是我所期望的。6个钟真的很好！！！！虽然目前还不清楚“北平”期间的做法。也许其中的一部分是某种中断预处理。
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查看外围/时钟矩阵，内核和中断位于不同的时钟域（分别是PB7CLKK&SYSCLK），因此可能在每个方向上丢失几个时钟以进行同步。不过，我根本不会想到9。也许是一对向量预取。我昨晚想到了一种不同的定时方法，使用核心定时器匹配中断。当匹配发生（DUH）时，我会准确地知道核心定时器值，所以应该在1CK内得到一个延迟值。
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这是个好主意。然而，核心定时器是MIPS核心的一部分，所以它可能是不同的。你可以用任何其他定时器代替。
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新的定时，使用核心定时器匹配在ICacheASE向量预取=0、无序IntLat.=6=12clksASE向量预取=1、无序IntLat.=6=12clksASE向量预取=0、自动序贯IntLat.=7=14clksASE向量预取=1、自动序贯IntLat.=7=14clksICache FlushedASE向量Prefetch=0，no prologueIntLat.=12=24clksASE向量Prefetch=1，no prologueIntLat.=11=22clksASE向量Prefetch=0，autoprologueIntLat.=12=24clksASE向量Prefetch=1，autoprologueIntLat.=11=22clks这次的结果是实心的，fi没有奇怪的定时RST中断。这肯定是由主循环中的ICACHE引起的。
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谢谢你张贴，结果看起来很好。即使是最坏的情况下，它是最快的110秒的图片，这包括自动序言免费。
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还要看看内置的性能计数器。它们还可以帮助解释缓存档位。
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