[问答]

一个关于状态机的状态跳变问题，请大家看看是哪里逻辑不够严密？

2828 FPGA

问答对人有帮助，内容完整，我也想知道答案 0 ` module dithering( input clk, input key_in, output reg key ); wire key_rising; wire key_falling; reg key_mid = 0; //按键输出的中间信号 reg counter_20ms_flag = 0; //计数标志，如果到达20ms则变为1 reg counter_20ms_en = 0; //计数器使能，检测到边沿开始计数 reg counter_20ms_falling_flag = 0;//下降标志信号 reg key_in_state0 ,key_in_state1; //寄存按键状态 reg [20:0]counter_20ms = 0; //上升沿计数器 assign key_rising = ((~key_in_state1)&&key_in_state0); //上升 assign key_falling = (key_in_state1&&(~key_in_state0));//下降 parameter Idle = 4'b0001; parameter First_Filter = 4'b0010; parameter Done = 4'b0100; parameter Second_Filter = 4'b1000; reg [3:0]current_state = Idle; reg [3:0]next_state; always@(posedge clk)begin key_in_state0 <= key_in; key_in_state1 <= key_in_state0; end always@(posedge clk) key <= key_mid; always@(posedge clk) current_state <= next_state; always@(posedge clk)begin case (current_state) Idle : if(key_rising == 1) begin next_state <= First_Filter; key_mid <= 0; end else begin next_state <= Idle; key_mid <= 0; end First_Filter: if(key_falling == 1)begin next_state <= Idle; key_mid <= 0; end else if(counter_20ms_flag) begin next_state <= Done; key_mid <= 0; end else begin next_state <= First_Filter; key_mid <= 0; end Done : if(key_falling) begin next_state <= Second_Filter; key_mid <= 1; end else begin next_state <= Done; key_mid <= 1; end Second_Filter: if(counter_20ms_flag) begin next_state <= Idle; key_mid <= 1; end else if(key_rising) begin next_state <= Done; key_mid <= 1; end else begin next_state <= Second_Filter; key_mid <= 1; end default : next_state <= next_state; endcase end always@(posedge clk)begin if(counter_20ms_en == 1) if(counter_20ms < 999999) counter_20ms <= counter_20ms + 1'b1; if(counter_20ms == 999999 && counter_20ms_en == 1) begin counter_20ms_flag <= 1; //满20ms输出一个时钟的标志信号 counter_20ms <= 0;end else begin counter_20ms_flag <= 0; counter_20ms <= 0; end end always@(posedge clk)begin case (current_state) Idle : counter_20ms_en <= 0; First_Filter : counter_20ms_en <= 1; Done : counter_20ms_en <= 0; Second_Filter: counter_20ms_en <= 1; default : counter_20ms_en <= counter_20ms_en; endcase end endmodule 复制代码想用状态机写一个按键消抖模块，但是在仿真的时候出现了问题，：问题描述：当key_in为1时状态机的状态在第一个和第二个状态间来回跳变。第一次发帖，不知道格式。 ` dithering.v (7.53 KB, 下载次数: ) dithering_sim.v (1007 Bytes, 下载次数: ) 0 奖励1积分
2020-4-10 15:00:41　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报何格相关推荐 • 什么是状态机？状态机是如何编程的？ 2074 • 状态机如何暂停 5597 • 谁能说说状态机怎么用啊? 3988 • 状态机跳跃错误的解决办法？ 2812 • 关于特权同学写的状态机有疑问 3870 • 不同形式的状态机占用资源问题 2731 • 状态机是什么？什么是消息触发类型的状态机？ 1933 • 有限状态机有什么类型？ 3802 • 关于在状态机中使用选项卡的问题 4864 • Labview2017的设计模式没有基本状态机模式，有点懵逼的感觉 2483 2个回答

答案对人有帮助，有参考价值 1 01.三段式状态机写的有问题，导致状态机跳变，里面的key_mid赋值存在互斥情况。 02.一般第二段只有状态机跳变，赋值操作放在第三段。 03.我把999999改成"patameter NUM=99"，这样仿真运行4us即可。 04.sys_rst_n相关的逻辑可以忽略掉，不影响系统功能。最佳答案

2020-4-10 15:00:42 4 评论举报卿小小_9e6 4 条评论卿小小_9e6 2020-4-10 20:20 没有使用你的仿真代码验证，自己试一下（注意sys_rst的处理）。赞回复举报何格回复卿小小_9e6： 2020-4-11 10:18 第一次写三段式状态机所以有很多问题，我昨天将状态转换那里的敏感信号改成组合逻辑就成功了。然后昨晚上我上网搜了一些资料，发现三段式状态机的状态转换那个模块都是组合逻辑。这点我就不是很明白为什么不能用时序逻辑。还有就是谢谢你的解答。赞回复举报卿小小_9e6 回复何格： 2020-4-11 10:23 简单来讲，状态机的跃迁/跳变尽量不影响逻辑状态的运行，所以第二段推荐组合逻辑。如果想用时序逻辑，也可以实现，只不过正常的逻辑运行可能会滞后1~N个时钟周期。赞回复举报何格回复卿小小_9e6： 2020-4-11 10:26 好的，谢谢！赞回复举报