Virtex 4控制sram的问题

嗨，
使用SRAM读取数据时遇到问题，SRAM通过EMIFA接口连接到FPGA。
FPGA和DSP通过EMIFA连接，SRAM CY7C1069连接到FPGA。
问题是DSP可以在开始时正确读取数据。
但过了一会儿，emif的数据不会改变。
我看到OE和WE信号都很低。
每一刻都不一样。
有时是4分钟，有时是1分钟，也可能是30分钟。
您可以在下面看到的代码，您可以帮我解释原因吗？
fv_delay：fd端口映射（c => clk，d => fv，q => fv_r）; process（clk，rst）start if if（rst ='0'）then sram_ce1 sram_ce2 sram_oe sram_we_temp sram_addr_temp'0'）;
DSP_Rd_En wr_state emif_ed'Z'）;
cnt_sram_full elsif rising_edge（clk）then case wr_state is idle => sram_ce1 sram_ce2 sram_oe sram_we_temp DSP_Rd_En sram_addr_temp'0'）;
cnt_sram_full emif_ed'Z'）;
if（DSP_Ack =“10”）然后wr_state否则wr_state结束if;
当fv_valid =>如果fv_r ='0'且fv ='1'则wr_state else wr_state结束if;
当lv_valid => sram_oe如果fv ='1'那么如果lv ='1'那么sram_we_temp sram_addr_temp sram_addr sram_data_temp else sram_we_temp sram_addr_temp end if;
万一;
如果fv_r ='1'且fv ='0'则wr_state结束if;
当wr_end => sram_we_temp sram_addr'0'）;
DSP_Rd_En wr_state当emif_read1 => sram_we_temp if（emif_oe ='0'）和（emif_ce ='0'）然后--emif读取数据sram_oe sram_we_temp emif_ed（7 downto 0）sram_addr（19 downto 0）sram_addr（20）else emif_ed'
Z'）;
万一;
if（DSP_Ack =“01”）然后wr_state DSP_Rd_En结束if;
当emif_read2 => sram_we_temp如果cnt_sram_full =“10101010”则DSP_Rd_En否则cnt_sram_full结束if;
如果（emif_oe ='0'）和（emif_ce ='0'）则--emif读取数据sram_oe sram_we_temp emif_ed（7 downto 0）sram_addr（19 downto 0）sram_addr（20）else emif_ed'Z'）;
万一;
if（DSP_Ack =“00”）然后wr_state emif_ed'Z'）;
万一;
结束案例;
万一;
结束过程;