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你好
我有一个使用2个块的概念证明DUT。 我正在合成这个forxcvu095-ffvd1924-3-e-es1 FPGA。 2个块独立地满足时间要求 在具有相同时钟的组合顶层中。 时机不满足。 而且我在1.4 ns的范围内得到了一个松弛的空间。 失败路径具有90％的路由延迟。 综合利用率也很低（约25％）。 我可以尝试一些建议的步骤吗？ 
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6个回答
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嗨，
你手动放了吗？ 尝试通过更改放置/ LOC约束来减少路由延迟。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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嗨，
IO规划怎么样？ 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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当你说单个块满足时序时，你真的有一个好的包装器，它在每个子模块的顶层放置了足够的寄存器，这样你就可以确保正确地对边界寄存器进行定时吗？
要查看这可能是问题，请调查时序错误，看看它是否发生在两个模块之间的边界。 如果是，您可能需要注册子模块的输入/输出和/或添加管道寄存器。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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检查故障路径是否是异步时钟路径。
-------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
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只有小组成员才能发言，加入小组>>
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