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PJSEL |= BIT0 | BIT1 | BIT3; // PJ.0,1,3 for debugging purposes. UCSCTL6 |= XCAP_2+XCAP_3; // Internal load cap { for(i=0xFF;i>0;i--); __bis_SR_register(SCG0); // Disable the FLL control loop UCSCTL1 = DCORSEL_3; // Set RSELx for DCO = 4.9 MHz __bic_SR_register(SCG0); // Enable the FLL control loop do UCSCTL7 &= ~(XT2OFFG | XT1LFOFFG | DCOFFG); for(i=0xFF;i>0;i--); } while (SFRIFG1 & OFIFG); // Test oscillator fault flag |
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