[问答]

Altera DDR3读取数据异常

4565 Altera

问答对人有帮助，内容完整，我也想知道答案 0 因为工作的需要，最近做了下DDR3 IP核的读写仿真，仿真过程中DDR写数据正常，但在对DDR读取数据时出现以下的情况： 1.MEM_DQ、MEM_DQS、MEM_DQSN始终为高阻态； 2.local_rdata_valid信号有被置高，但DDR数据总线输出状态如上； 3.local_rdata上的值始终为0；最让我困惑的地方就在于local_rdata_valid信号既然被置高了，但DQ数据总线上一直没有任何数据出现。哪位大佬能够帮忙解答一下，由于是在公司做的仿真，暂时没办法放图上来，后面我再补上详细的仿真图。 0
2019-12-26 23:11:56　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报清Destiny 相关推荐 • cyclone V控制DDR3的读写，quartusII配置DDR3 ip核后，如何调用实现DDR3的读写呢，谢谢 23741 • vc707 ddr3接口在某些情况下读取数据与写入数据不匹配 6017 • DDR3 SDRAM的简单代码如何编写 3130 • 求verilog HDL编写的DDR3控制器 7248 • 如何提高DDR3的效率 9371 • 求给位推荐一款Altera FPGA视频图像处理开发板 DDR3的，谢谢了 5026 • FPGA输出的DDR3差分时钟左右抖动很厉害，请问是怎么回事呢？ 6571 • DDR3 读写速度测试结果分析，读、写速度差别较大求解答？？ 9285 • xilinx平台DDR3设计教程 15276 • DDR3设计与调试小结 2422 1个回答