[问答]

请问Quartusii软件中的波形仿真可以显示竞争与冒险吗？

问答对人有帮助，内容完整，我也想知道答案 0 为什么RST信号下降沿之后y1和y2的值均没有变化，而是在clk上升沿才有变化？ verilog代码如下 module Blocking(y1,y2,clk,rst); output y1,y2; input clk,rst; reg y1,y2; always @(posedge clk or posedge rst) begin if(rst)y1=0; else y1=y2; end always @(posedge clk or posedge rst) begin if(rst)y2=1; else y2=y1; end endmodule 仿真波形如下 0 VEVS2CB])1Y}D7FZ4)S__VS.png (15.85 KB, 下载次数: 4)
2019-11-15 21:50:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报马翔龙相关推荐 • 怎样消除竞争冒险 8036 • 组合逻辑电路的竞争冒险，输入信号同时从1变0会产生竞争冒险吗 4221 • modelsim时序仿真总是出错为什么 4477 • 用quartusii 9.1 生成的vht文件，testbench等问题 8372 • 为什么我的LCD1602只显示第一行黑格子？仿真可以的 6710 • 请问用电脑仿真可以完全模拟开发板吗？ 152 • 用温湿度传感器SHT10 作为传感器检测湿温度。但现在仿真可以，连接实物就不行？ 3466 • FPGA设计软件求指导 3631 • 用温湿度传感器SHT10 作为传感器检测湿温度。但现在仿真可以，连接实物就不行？ 2632 • 关于quartusII的模块仿真问题 3234 2个回答

答案对人有帮助，有参考价值 1 问：为什么RST信号下降沿之后y1和y2的值均没有变化，而是在clk上升沿才有变化？答：always后面的敏感时间是clk的上升沿或rst的上升沿。言外之意，当rst下降沿到来且无clk上升沿时，y1/y2的值不会变化，保持静态；在rst=0之后，当clk上升沿到来时，代码执行。补充： a.一般在always块里，使用非阻塞赋值“<=”，而不是阻塞赋值“=”。 b.组合逻辑电路容易引入竞争冒险，原因就是输入信号到达的先后顺序不同。时序逻辑电路可以理解是为每组输入信号做一个时钟周期的延时（留出时间裕量），降低竞争冒险的概率。 c.不同的仿真平台对于竞争冒险的优化方式不同。 d.不同的仿真平台对于仿真代码的处理方式不同。最佳答案 01_blocking_code.png (75.35 KB, 下载次数: 5) 02_blocking_sim.png (38.8 KB, 下载次数: 6) 03_blocking_resault.png (48.82 KB, 下载次数: 4)

2019-11-15 21:50:08 1 评论举报卿小小_9e6 1 条评论马翔龙 2019-11-20 10:44 谢谢啊赞回复举报

答案对人有帮助，有参考价值 0 always后面的敏感就是clk和rst的上升沿。。。

2019-11-17 09:05:20 3 评论举报橖榆_45d 3 条评论马翔龙 2019-11-17 20:05 但是它不是应该在rst信号下降沿瞬间就触发了吗赞回复举报橖榆_45d 回复马翔龙： 2019-11-19 23:32 你看你的敏感变量，clk和rst都是posedge，上升沿才敏感赞 1 回复举报马翔龙回复橖榆_45d： 2019-11-20 10:41 OKOK感谢啊赞回复举报