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我有这个状态机段,我用LV触发DMA到DRI数据到并行数据总线上。我使用定时捕获数据。
类似于“CSGN=0和WEN=0”的关系--SRAM的“数据”。 在逻辑分析仪中,我可以看到一个32位的未知数据。我能捕获数据的时间是多少? 当我用InCr=4将数据计数设置为16384时,在4096个脉冲的LV脉冲之后,StasMaCHIN停留在DLY-WAIT,而不是通过DATAJCNTHHIT移动ONDOWNDOWLY完成。我的状态机有什么不对吗? gpIF2xDr.DATAXLADENCE.JPG 27.2 K |
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2个回答
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谢谢你,Nishant。
我将在下一个RTL运行中测试它。 我的问题是,在我在Xilinx集成逻辑分析仪中捕获LV和FX3L数据之后,我可以看到在第一LV脉冲之后的字不是在USB套件中初始化/提交的数据(0)。LV之后的第二个值是数据[0 ],上面所有的值都是正确的,并且在我的FPGA存储器中的数据尾部也不足4个字节。 我可以忽略第一个值,使用4097个周期,但在一个规范的行业,我不喜欢这样的黑客。 |
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