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这是分频器的代码，但我没有获得分频时钟的输出波.....还有任何规则或公式将频率从50mhz划分为其他值吗？
比如要使用多少位计数器???模块clockdivider（clkdivout，reset，clk）;输入复位，clk;输出clkdivout; reg clkdivout;线复位，clk;参数周期= 10;参数halfperiod = period / 2; reg [3：0] countvalue; always @（posedge clk）beginif（reset）begincountvalue = 0; clkdivout endelsebeginif（countvalue == period-1）begincountvalue = 0; clkdivout endelsecountvalue = countvalue + 1; if（countvalue == halfperiod）clkdivout endendendmodule 
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5个回答
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如果您将代码格式化为更具可读性，则会有所帮助。
它还可以帮助您在代码中包含有意义的注释 在您发布的代码中，您是否注意到阻塞和非阻塞分配的使用不一致？ 时钟进程通常使用非阻塞（如果（重置）开始countvalue = 0则开始;如果（countvalue == period-1）则开始countvalue = 0; clkdivout结束其他countvalue = countvalue + 1; if（countvalue = = halfperiod）clkdivout end end 但我没有得到分频时钟的输出波 你是如何检查输出波的？ 模拟？ 范围探测？ 是否有任何规则或公式将频率从50mhz划分为其他值？ 使用除数的整数值 确保计数器足够宽以用于除数（例如，除以64需要6位计数器，除以65需要7位计数器）。 - 鲍勃埃尔金德 签名：新手的自述文件在这里：http：//forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结：1。 阅读手册或用户指南。 你读过手册了吗？ 你能找到手册吗？2。 搜索论坛（并搜索网页）以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题，开始新的主题！5。 学生：复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息（请与网页，数据表链接）.7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章，那么我一无所获。 |
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“要使用多少位计数器？”ceiling（log2（division_ratio））我不知道Verilog是否具有可以包含在可综合设计中的功能，但它可以用VHDL完成。
------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ |
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这是我用过的代码：
function [31：0] log2; 输入[31：0]值; 整数j; reg [31：0] i; 开始j =值 - 1; log2 = 0; for（i = 0; i if（j ）log2 = i + 1; endendfunction 用法： 输入[width-1：0]解码，输出[log2（width）-1：0]编码， - Gabor - Gabor |
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我不确定你的意思是“我没有得到分频时钟的输出波”，但代码对我有用
有一些小的改动： 1）正如Bob指出的那样，在时钟进程中只使用非阻塞分配。 2）将半周期比较改为与整个期间的比较相似，即 将当前计数与半周期减一。 否则波浪不是50％。 附带测试台的代码。 - Gabor - Gabor clockdiv.zip 2 KB |
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您可以使用DCM进行时钟倍频/除法。
这是时钟向导IP内核中可用的大多数FPGA DCM中的架构特性。 您还可以使用语言模板 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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只有小组成员才能发言，加入小组>>
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