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错误：第45行：语句不可合成，因为它在NOT（时钟边沿）条件下不保持其值
Netlist simpl_test（Behavioral）由于其内容错误而仍然是黑盒子 图书馆IEEE; 使用IEEE.STD_LOGIC_1164.ALL; 实体simpl_test是 端口（CLK：STD_LOGIC; in_signal：在STD_LOGIC中; out_signal：out STD_LOGIC）; 结束simpl_test; 体系结构simpl_test的行为是 signal temp：std_logic：='0'; 开始 过程（CLK） 开始 如果rising_edge（clk）那么 temp 
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6个回答
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嗨，
如果rising_edge（clk）将没有任何其他内容，请评论 别的温度 FPGA中的触发器是正边沿或负边沿的一个边缘，因此具有其他部分不是一个难以理解的逻辑。 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 在原帖中查看解决方案 |
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图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL; - 如果使用，取消注释以下库声明 - 带有符号或无符号值的算术函数 - 使用IEEE.NUMERIC_STD.ALL; - 如果实例化，则取消注释以下库声明 - 此代码中的任何Xilinx原语。 - 图书馆UNISIM; - 使用UNISIM.VComponents.all; 实体simpl_test是 端口（CLK：STD_LOGIC; in_signal：在STD_LOGIC中; out_signal：out STD_LOGIC）; 结束simpl_test; 体系结构simpl_test的行为是 signal temp：std_logic：='0'; 开始 过程（CLK） 开始 如果rising_edge（clk）那么 temp |
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嗨，
如果rising_edge（clk）将没有任何其他内容，请评论 别的温度 FPGA中的触发器是正边沿或负边沿的一个边缘，因此具有其他部分不是一个难以理解的逻辑。 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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嗨，
如果rising_edge（clk）将不会有其他或elsif部分，它总是如此。 请通过ISE或Vivado中的VHDL模板或任何VHDL书籍来编写指南lin UG下面也会帮到你。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/sim.pdf 问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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谢谢..！！
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只有小组成员才能发言，加入小组>>
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