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Spartan6 FPGA的问题
当我们尝试使用VHDL代码编程SR锁存器时,我们遇到了一些问题。 我们使用了Xillinx ISE Design Suite 13.4 我们对两块电路板使用相同的代码:Nexys3带有Spartan6 FPGA(XC6SLX16-3CSG324),Basys2带有Spartan3E FPGA(XC3S250E-5CP132)。 这是我们使用的代码: 图书馆IEEE; 使用IEEE.STD_LOGIC_1164.ALL; 实体SR_LATCH_Basys是 港口 ( S:在STD_LOGIC中; R:在STD_LOGIC中; 问:出STD_LOGIC; Qneg:输出STD_LOGIC ); 结束SR_LATCH_Basys; 体系结构SR_LATCH_Basys的行为是 信号EN:STD_LOGIC:='1'; 开始 过程(EN,S,R) 开始 如果EN ='1'那么 如果(S ='1'且R ='0')则 Q |
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1个回答
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嗨,
如何确定工具或观察中的错误? 您确定您的UCF文件连接到正确的LED和开关吗? 更好地仔细检查这一点。 另一件事是,您可以尝试盲目测试方案。 你有两个按钮和两个LED。 随机按下按钮并记下LED状态。 然后尝试将这些信息与RS-Latch状态表匹配,以找出哪个按钮/ LED 属于哪个输出。 与简单的组合逻辑相比,它对锁存器来说有点乏味,但是你可以决定逻辑是否正常工作,你只是有连接问题。 (您还可以查看实施报告或fpga_editor来检查展示位置等) 时序模拟(后标准)也可能有所帮助。 有一个很好的综合。 Eilert |
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