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在将VHDL代码转换为原理图符号之前和之后,我得到了与ISim不同的结果。
对于两个测试平台(原理图符号和VHDL)使用相同的精确刺激,我得到不同的结果。 首先,我在VHDL中创建了我的代码,并从自动生成的测试平台进行了模拟(之后添加了激励)。 然后我将相同的VHDL代码转换为原理图符号,并像以前一样自动生成测试平台。 结果大不相同,为什么? 我附上了原始代码 谢谢你的帮助。 克里斯 Master_State_Mach.vhd 12 KB |
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1个回答
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克里斯,
“完全不同”,如何,什么,究竟是什么? 我没有时间(或能量)来运行你的代码(为什么我会这样做)? 为什么不告诉我们差异是什么? 这就像是说“我的车不起作用”然后说“猜猜错了什么”。 Austin Lesea主要工程师Xilinx San Jose |
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