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我为SPI接收器编写了以下代码。
数据在spi_clk的上升沿传输,我在spi_clk的下降沿读取它。 但是当我在FPGA板上编程时,这个代码不能正常工作。 -------------------------------------------------- - 图书馆IEEE; 使用IEEE.STD_LOGIC_1164.all; -------------------------------------------------- - 实体spi_rx是 PORT(spi_data,spi_clk,rst:IN STD_LOGIC; 数据:OUT STD_LOGIC_VECTOR(11 downto 0)); 最终实体; -------------------------------------------------- - 体系结构spi_rx的行为是 信号计数:INTEGER范围0到15; signal data_ready:STD_LOGIC; signal temp_data:STD_LOGIC_VECTOR(11 downto 0); 开始 处理(TEMP_DATA,RST,SPI_CLK) 开始 if(rst ='1')然后 temp_data'0' ); 数据 |
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1个回答
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当我在FPGA板上编程时,这个代码不能正常工作。
你可以说得更详细点吗? 你怎么知道代码不工作? 你怎么知道电路板设计没有导致问题(无论它们是什么)? 你有模拟你的设计吗? 你能描述一下你的设计应该如何运作吗? 我在你的代码中查找描述你想要的功能的评论,但我没有找到。 :=( 对于编码语法,变量temp_data不属于过程敏感性列表。 你知道为什么吗? 非阻塞分配评估规则建议您将前一个周期的temp_data传输到数据,并将您的12位数据字错误地构造一位。 在第12个spi_clock周期,您将传输先前的12个spi_data位,而不包括当前的spi_data位。 第一次传输仅包含11个有效的spi_data位。 通过更改这些代码行可以很容易地解决这个问题 if(count = 11)然后数据反对; 至 if(count = 11)则datatemp_data(10 downto 0)& spi_data; 如果; 如果您有疑问,模拟应该在很短的时间内确认或反驳这一断言。 最后,您是否设计了一种机制,用于将数据寄存器与其余设计的时钟域同步? - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
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