低压差稳压电源LDO芯片设计(1)
本文摘自 延路的笔记 原创：Yan 路延 延路的笔记 延路的笔记微信号
功能介绍澳门大学Dr. 路的个人笔记分享。 研究方向：无线能量传输、电源管理芯片设计。
4月9日
这是本公众号的第一篇纯技术文章。讲得比较浅，针对读者是大三大四或者研一的学生们。内容是我以前报告的PPT和英文讲义，由硕士一年级学生殷晗（国际象棋国家一级运动员、棋协大师）翻译成中文。
一是我比较懒，二是如果内容不通顺，我可以赖翻译得不好.
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今天的内容仅为设计模拟LDO的一些考虑。数字LDO和混合型LDO的内容下次再更新。
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首先，让我们了解一些基本概念。LDO是用来做什么的？对于一个电源来说，我们希望得到一个非常干净的DC电压，但是，负载的瞬态变化以及输入纹波都是LDO需要考虑的干扰因素。
LDO使用误差放大器来比较参考电压和反馈的输出电压，通过调整功率晶体管的栅极电压，来调整输出电流大小。在等效电路模型中，LDO简单地建模为一个可调电阻，确保当输入电压和负载发生变化时输出电压是稳定的。
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压差(Dropout Voltage)的定义为：LDO能够支持的额定最大输出电流情况下，最小的输入减输出的电压差。
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静态电流IQ是输入电流减输出电流的差值。主要由三部分组成：基准电压源的电流，误差放大器的电流以及电阻分压器的电流。显然，为了使电流效率最高，需要尽量小。
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我们来看一下效率的计算公式。效率等于输出功率与输入功率之比。通常来说，IQ远小于负载电流，故可以忽略不计。当输入和输出电压差变大，效率会线性减小。因此效率低是LDO稳压器的主要问题。
可以考虑以下两个例子，如果前级的DC-DC转换器提供了1.2V的输入，目标输出电压是1.0V，并且当传输100mA时，IQ为0.1mA，那么效率为1/1.2 = 83.3%。如果LDO直接与输出电压为3.7V的锂离子电池连接，在其他条件相同的情况下，效率仅仅为27%。因此，LDO通常只作为第二级电源稳压器使用，前一级由开关电源实现高效率的功率电压转换。
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现在我们来看一下电源抑制PSR的概念。PSR的定义为在一定频率下，输出纹波电压和输入纹波电压的比值。为了测试PSR，我们可以在不同频率下在上加入正弦波并观察衰减的输出纹波。
在电池供电的应用中，1MHz到100MHz这个频带是比较重要的。因为前级的DC-DC转换器工作在此频率下，并且会产生几mV到几十mV的电源纹波。从应用的角度看，MHz范围里的PSR也十分重要。正如在4G的通信系统中，基带信号的带宽可以达到20MHz，而在5G系统中，带宽超过100MHz。
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对于负载瞬态响应，一般使用输出电容来提供缓冲电流，以缓解LDO环路延时。需要注意的是，电容不可避免地存在等效串联电阻(ESR)。在古老的设计中，会添加ESR产生一个左半平面零点来补偿次主极点以增加相位裕度。或者，ESR可能来源于布线的寄生电阻。负载瞬变过程中，ESR会提供额外的电压误差。比如当负载从高到低发生瞬变时，在LDO反馈回路响应之前，电容会提供绝大部分的输出电流，而电容电流会在ESR产生一个相反方向的电压。因此，我们会观察到额外的负脉冲电压（红色部分）。
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为了比较不同的LDO的性能，英特尔公司的Peter Hazucha提出了一种性能指标FoM。其中，响应时间TR等于负载电容乘以ΔVOUT再除以最大输出电流。为了获得更好的FoM，我们需要使用更小的IQ来提供更大的最大电流。为此，需要设计一种低功耗的快速响应LDO。很明显，这是功耗和速度的折中。如果速度不够，那就只能电容（面积）来凑了。
除了响应速度，PSR对于噪声敏感的模拟和射频负载来说是一个非常重要的指标。此外，还有几个考虑因素，比如实现低压差才能实现高能量效率。同时，全集成LDO需要做到面积优化，面积就是成本。并且，其性能相对于工艺制程来说应该是要可扩展的，即当我们把同样的电路结构搬到更先进工艺的情形下时，性能也应该要相应地变得更好。但这一点并不是所有的LDO设计都能满足的，取决于设计者的思路和采用的架构。这个后面还会提到。
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在一个典型的LDO设计中，LDO会存在至少两个低频极点。Power MOS的栅极有很大的RC时间常数，这是因为误差放大器的输出电阻和栅极的寄生电容都很大。同时，输出节点也有大电容，它来自滤波电容或者负载本身。显然，由于LDO的负载电阻和导通电阻会随着输出电流的改变而改变，输出极点也会因负载条件的不同而改变。
使LDO反馈回路稳定是LDO设计中最基本的需求。因此，在我们设计LDO的时候，我们需要想清楚应该把LDO的主极点设计在什么位置。
如果我们把主极点设计在输出节点处，当负载较大时，单位增益频率UGF在重载条件下会增加，因为输出极点会移到更高的频率。当单位增益频率接近第一个非主极点时，环路的稳定性会降低。
另一方面，如果我们把主极点设计在LDO的内部节点时，需要把内部极点设计在较低的频率下。这样在轻载或空载的情况下，输出几点会接近主极点，环路的稳定性会受到的限制。
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另一方面，如果考虑到PSR的影响，最好把主极点放在输出节点。这样我们可以在输出节点处放置一个大电容来滤去电源的纹波。这样，当频率高于的频率时，高频纹波就会被负载电容滤去。
而在内部主极点的情形下，PSR主要由LDO稳压反馈回路决定。当环路增益减小时，PSR会变得很差。在UGF附近的频率处，PSR下降到大约0dB，即没有PSR。
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该表总结了把主极点设计在输出节点和内部节点时的各自优缺点。把输出极点PO作为主极点时，当工艺尺寸变小时，电路性能也会随之变好，这是因为在更先进的工艺条件下，内部极点更容易被推到高频。而把内部极点作为主极点时，即使工艺变得更好，单位增益频率UGF也难以提升，因为在轻载的情况下，UGF会受到的限制（除非引入其他的零点技术在补偿次极点）。把PO作为主极点的缺点是，需要大电流来驱动内部极点去到高频，这样会导致LDO的静态电流增加。
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我们可以选择PMOS或NMOS来作为功率管。显然，PMOS更容易在低压下被驱动，而同样条件下，NMOS需要更高的电压来驱动。为了保持低压差，一般需要用到升压电荷泵电路来驱动NMOS的误差放大器EA。
就输出阻抗而言，由于NMOS功率级的一个源级跟随器，因此它可以提供对负载瞬态变化的本征响应（intrinsic response）。因为在LDO反馈回路响应之前，VOUT已下降，那么NMOS功率管的VGS会随之增加，并因此自动提供更大的输出电流。因此，在输出阻抗ZoN的计算中，我们将1/gmN与其他因子并联，其中gmN为NMOS功率管的跨导。
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基于NMOS LDO的特性，Replica LDO是一种简单适用于数字负载的选择。在Replica LDO中，MN1和MN2是一对尺寸比为1:N匹配晶体管。如果偏置电流IB和输出电流之比也为1:N，VOUT则近似等于VMIR，其中VMIR是基准电压VREF的镜像电压。当然，IB和输出电流不可能完全匹配，所以VOUT会随着负载电流的变化而变化。如果负载能够接受电源的变化，比如数字电路，就问题不大。
另一个好处是，相比于well-regulated情况，VOUT随负载变化的情况在瞬态响应的时候会实现更小的undershoot和overshoot， 如右下角的图。
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前面讲到，Source Follower的输出阻抗为1/gm。有论文提出了一种新型的源级跟随器Fliipped-Voltage Follower (FVF)。与普通的源级跟随器相比，FVF具有更大的输出电流能力和更小的输出阻抗。在FVF结构中，M1作为共栅放大级，如果vo发生一个很小的变化，这一变化将被gm1ro1倍放大到va，并会控制M2的跨导gm2。因此，FVF的输出阻抗为1/gm1ro1gm2。
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良好的输出电流的能力使得FVF本身即可作为一个简单的LDO，其中VSET仅为M8提供直流偏置。当I1和I2，M7和M8大小匹配时，VOUT应该近似等于VMIR，其值接近VREF。误差放大器和VSET电压偏置仅消耗微小的电流，因为它们仅提供直流偏置电压。与具有的差分输入对的传统LDO相比，FVF是单端结构，它的电流利用率相对差分结构更高。因为传统差分输入的误差放大器的一端在LDO里面是恒定接VREF，那一条只支路的电流被浪费了。
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但是，简单结构的电路只能提供很小的环路增益，这会导致DC regulation较差。为了达到更大的DC增益，可以使用共源共栅FVF结构。它采用M2作为另一个共栅放大器级。现在，环路中存在来自于VOUT、VA、VG的三个极点。因此，从稳定性角度来考虑，需要采用密勒补偿。
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如图显示了一种典型的LDO，其带有片外负载电容和一个内插的buffer。片外的大电容使得输出极点很容易能成为主极点。同时，buffer的输入电容和输出阻抗都很小，这样可以更好地驱动MOS功率管。因此，buffer的作用是把MOS功率管的一个低频极点拆分成两个相对高频的极点。实现buffer最简单的方法是使用一个输出阻抗为1/gm的源跟随器。但是，如果我们想进一步降低输出阻抗，只用source follower，需要消耗很大的电流。
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我们可以使用负反馈特性来进一步减小输出阻抗，而不是简单地增加source follower的偏置电流。如上图计算的那样，如果有一个环路增益为βA0的负反馈，输出阻抗可以减小1+βA0倍
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利用负反馈的特性，我们就得到了super source follower (SSF)，它增加了一个晶体管M2用于减小输出阻抗。虽然在SSF中多了一个分支消耗功率，但是DC偏置电流得到了更高效的利用。当输入减小时，将有更多的动态电流可以用来下拉缓冲器的输出。
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最后是一个设计实例，这是我读博士期间为一个光通信前端系统中的transimpedance amplifier （TIA）设计的全集成LDO。最早发表于2014年的ISSCC上，后来期刊版本被JSSC拒稿了，说是电路挺漂亮，就是太简单了，看完会议文章就不用看期刊版本了。后来期刊版本就投去了TCAS-I，再后来因此论文神奇地获得了IEEE电路与系统学会的杰出青年作者奖~~塞翁失马，焉知非福呢。
篇幅关系今天就先写到这吧。有兴趣深入了解的朋友可以看看我们的以下几篇论文：
[1] Y. Lu, W.-H. Ki, and C. P. Yue, “A 0.65ns-response-time 3.01ps FOM fully-integrated low-dropout regulator with full-spectrum power-supply-rejection for wideband communication systems,” in IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2014, pp. 306–307.
[2] Y. Lu, Y. Wang, Q. Pan, W.-H. Ki, and C. P. Yue, “A Fully-Integrated Low-Dropout Regulator With Full-Spectrum Power Supply Rejection,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 3, pp. 707–716, Mar. 2015.
[3] Y. Lu, W.-H. Ki, and C. Patrick Yue, “An NMOS-LDO Regulated Switched-Capacitor DC–DC Converter With Fast-Response Adaptive-Phase Digital Control,” IEEE Transactions on Power Electronics, vol. 31, no. 2, pp. 1294–1303, Feb. 2016.
[4] Y. Lu, C. Li, Y. Zhu, M. Huang, S. P. U, and R. P. Martins, “A 312 ps response-time LDO with enhanced super source follower in 28 nm CMOS,” Electronics Letters, vol. 52, no. 16, pp. 1368–1370, 2016.
[5] Y. Lu, “Digitally assisted low dropout regulator design for low duty cycle IoT applications,” in IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Oct. 2016, pp. 33–36.
[6] Y. Lu, “A Reconfigurable Switched-Capacitor DC-DC Converter and Cascode LDO for Dynamic Voltage Scaling and High PSR,” in IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Oct. 2018, pp. 509–511.
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