完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好,
我正在尝试传输文件并将其存储在vc707 ev板的DDR3 RAM中。 我使用Vivado工具。 在这一点上,我想获得一些信息或一些建议,以便进行转移(uart / ethernet)以及如何进行转移。 我不知道如何从OS(windows)中选择传输文件以便由FPGA处理。 先谢谢你! |
|
相关推荐
3个回答
|
|
嗨,
要进行文件传输,您需要参考此位置提供的LWIP参考设计 https://secure.xilinx.com/webreg/clickthrough.do?cid=351829&cancellink=http%3A%2F%2Fwww.xilinx.com%2Fsupport%2Fdocumentation%2Findex.htm 这些文件为您提供了获得LWIP设计所需的硬件。 然后你需要实现TFTP服务器。 http://www.xilinx.com/support/documentation/application_notes/xapp1026.pdf --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- 在原帖中查看解决方案 |
|
|
|
嗨,
要进行文件传输,您需要参考此位置提供的LWIP参考设计 https://secure.xilinx.com/webreg/clickthrough.do?cid=351829&cancellink=http%3A%2F%2Fwww.xilinx.com%2Fsupport%2Fdocumentation%2Findex.htm 这些文件为您提供了获得LWIP设计所需的硬件。 然后你需要实现TFTP服务器。 http://www.xilinx.com/support/documentation/application_notes/xapp1026.pdf --Hem -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用,请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2424 浏览 7 评论
2825 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2294 浏览 9 评论
3374 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2465 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1224浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
590浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
452浏览 1评论
2006浏览 0评论
731浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-25 08:01 , Processed in 1.621932 second(s), Total 82, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号