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[经验]

线性反馈移位寄存器（LFSR）在FPGA中究竟是如何起作用的

2019-8-20 09:13:10

4321 LFSR FPGA 寄存器

0

LFSR代表线性反馈移位寄存器，它是一种在FPGA内部有用的设计。LFSR易于合成，这意味着它们占用相对较少的资源，并且可以在FPGA内以非常高的时钟速率运行。有许多应用程序可以从使用LFSR中受益，包括：

计数器

测试模式生成器

数据加扰

测试模式生成器

加密

线性反馈移位寄存器实现为FPGA内部的一系列触发器，它们作为移位寄存器连接在一起。移位寄存器链的几次抽头用作XOR或XNOR门的输入。然后，该门的输出用作反馈到移位寄存器链的开头，因此用作LFSR中的反馈。

当LFSR运行时，各个触发器生成的模式是伪随机的，这意味着它接近随机。它不是完全随机的，因为从LFSR模式的任何状态，您都可以预测下一个状态。移位寄存器的一些属性值得注意：

1.LFSR模式是伪随机的。
2.输出模式是确定性的。您可以通过了解XOR门的位置以及当前模式来确定下一个状态。
3.当抽头使用XOR门时，不会出现全0的模式。由于0与0的异或将始终产生0，因此LFSR将停止运行。
4.当抽头使用XNOR门时，不会出现全1的模式。由于1 XNORed为1将始终产生1，因此LFSR将停止运行。
5.任何LFSR的最大迭代次数= 2^位 -1
更长的LFSR将花费更长的时间来完成所有迭代。对于N比特的LFSR，最长可能的迭代次数是2^N -1。如果你想想看，东西所有可能的模式，是N位长为2^N。因此，只有一种模式无法使用LFSR表达。当使用XOR门时，该模式全为0，或者当使用XNOR门作为反馈门时，所有1都是1。

VHDL和Verilog代码可以创建您想要的任何N位宽LFSR。它使用多项式为每个位宽创建最大可能的LFSR长度。因此，对于3位，需要2^3 -1 = 7个时钟来运行所有可能的组合，对于4位：2^4 -1 = 15,5位：2^5 -1 = 31等。我基于此一个XNOR实现，允许FPGA在LFSR上以全零状态启动。

VHDL实现代码

library ieee;
use ieee.std_logic_1164.all;
entity LFSR is
generic (
g_Num_Bits : integer := 5
);
port (
i_Clk : in std_logic;
i_Enable : in std_logic;
-- Optional Seed Value
i_Seed_DV : in std_logic;
i_Seed_Data : in std_logic_vector(g_Num_Bits-1 downto 0);
o_LFSR_Data : out std_logic_vector(g_Num_Bits-1 downto 0);
o_LFSR_Done : out std_logic
);
end entity LFSR;
architecture RTL of LFSR is
signal r_LFSR : std_logic_vector(g_Num_Bits downto 1) := (others => '0');
signal w_XNOR : std_logic;
begin
p_LFSR : process (i_Clk) is
begin
if rising_edge(i_Clk) then
if i_Enable = '1' then
if i_Seed_DV = '1' then
r_LFSR <= i_Seed_Data;
else
r_LFSR <= r_LFSR(r_LFSR'left-1 downto 1) & w_XNOR;
end if;
end if;
end if;
end process p_LFSR;
g_LFSR_3 : if g_Num_Bits = 3 generate
w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
end generate g_LFSR_3;
g_LFSR_4 : if g_Num_Bits = 4 generate
w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
end generate g_LFSR_4;
g_LFSR_5 : if g_Num_Bits = 5 generate
w_XNOR <= r_LFSR(5) xnor r_LFSR(3);
end generate g_LFSR_5;
g_LFSR_6 : if g_Num_Bits = 6 generate
w_XNOR <= r_LFSR(6) xnor r_LFSR(5);
end generate g_LFSR_6;
g_LFSR_7 : if g_Num_Bits = 7 generate
w_XNOR <= r_LFSR(7) xnor r_LFSR(6);
end generate g_LFSR_7;
g_LFSR_8 : if g_Num_Bits = 8 generate
w_XNOR <= r_LFSR(8) xnor r_LFSR(6) xnor r_LFSR(5) xnor r_LFSR(4);
end generate g_LFSR_8;
g_LFSR_9 : if g_Num_Bits = 9 generate
w_XNOR <= r_LFSR(9) xnor r_LFSR(5);
end generate g_LFSR_9;
g_LFSR_10 : if g_Num_Bits = 10 generate
w_XNOR <= r_LFSR(10) xnor r_LFSR(7);
end generate g_LFSR_10;
g_LFSR_11 : if g_Num_Bits = 11 generate
w_XNOR <= r_LFSR(11) xnor r_LFSR(9);
end generate g_LFSR_11;
g_LFSR_12 : if g_Num_Bits = 12 generate
w_XNOR <= r_LFSR(12) xnor r_LFSR(6) xnor r_LFSR(4) xnor r_LFSR(1);
end generate g_LFSR_12;
g_LFSR_13 : if g_Num_Bits = 13 generate
w_XNOR <= r_LFSR(13) xnor r_LFSR(4) xnor r_LFSR(3) xnor r_LFSR(1);
end generate g_LFSR_13;
g_LFSR_14 : if g_Num_Bits = 14 generate
w_XNOR <= r_LFSR(14) xnor r_LFSR(5) xnor r_LFSR(3) xnor r_LFSR(1);
end generate g_LFSR_14;
g_LFSR_15 : if g_Num_Bits = 15 generate
w_XNOR <= r_LFSR(15) xnor r_LFSR(14);
end generate g_LFSR_15;
g_LFSR_16 : if g_Num_Bits = 16 generate
w_XNOR <= r_LFSR(16) xnor r_LFSR(15) xnor r_LFSR(13) xnor r_LFSR(4);
end generate g_LFSR_16;
g_LFSR_17 : if g_Num_Bits = 17 generate
w_XNOR <= r_LFSR(17) xnor r_LFSR(14);
end generate g_LFSR_17;
g_LFSR_18 : if g_Num_Bits = 18 generate
w_XNOR <= r_LFSR(18) xnor r_LFSR(11);
end generate g_LFSR_18;
g_LFSR_19 : if g_Num_Bits = 19 generate
w_XNOR <= r_LFSR(19) xnor r_LFSR(6) xnor r_LFSR(2) xnor r_LFSR(1);
end generate g_LFSR_19;
g_LFSR_20 : if g_Num_Bits = 20 generate
w_XNOR <= r_LFSR(20) xnor r_LFSR(17);
end generate g_LFSR_20;
g_LFSR_21 : if g_Num_Bits = 21 generate
w_XNOR <= r_LFSR(21) xnor r_LFSR(19);
end generate g_LFSR_21;
g_LFSR_22 : if g_Num_Bits = 22 generate
w_XNOR <= r_LFSR(22) xnor r_LFSR(21);
end generate g_LFSR_22;
g_LFSR_23 : if g_Num_Bits = 23 generate
w_XNOR <= r_LFSR(23) xnor r_LFSR(18);
end generate g_LFSR_23;
g_LFSR_24 : if g_Num_Bits = 24 generate
w_XNOR <= r_LFSR(24) xnor r_LFSR(23) xnor r_LFSR(22) xnor r_LFSR(17);
end generate g_LFSR_24;
g_LFSR_25 : if g_Num_Bits = 25 generate
w_XNOR <= r_LFSR(25) xnor r_LFSR(22);
end generate g_LFSR_25;
g_LFSR_26 : if g_Num_Bits = 26 generate
w_XNOR <= r_LFSR(26) xnor r_LFSR(6) xnor r_LFSR(2) xnor r_LFSR(1);
end generate g_LFSR_26;
g_LFSR_27 : if g_Num_Bits = 27 generate
w_XNOR <= r_LFSR(27) xnor r_LFSR(5) xnor r_LFSR(2) xnor r_LFSR(1);
end generate g_LFSR_27;
g_LFSR_28 : if g_Num_Bits = 28 generate
w_XNOR <= r_LFSR(28) xnor r_LFSR(25);
end generate g_LFSR_28;
g_LFSR_29 : if g_Num_Bits = 29 generate
w_XNOR <= r_LFSR(29) xnor r_LFSR(27);
end generate g_LFSR_29;
g_LFSR_30 : if g_Num_Bits = 30 generate
w_XNOR <= r_LFSR(30) xnor r_LFSR(6) xnor r_LFSR(4) xnor r_LFSR(1);
end generate g_LFSR_30;
g_LFSR_31 : if g_Num_Bits = 31 generate
w_XNOR <= r_LFSR(31) xnor r_LFSR(28);
end generate g_LFSR_31;
g_LFSR_32 : if g_Num_Bits = 32 generate
w_XNOR <= r_LFSR(32) xnor r_LFSR(22) xnor r_LFSR(2) xnor r_LFSR(1);
end generate g_LFSR_32;
o_LFSR_Data <= r_LFSR(r_LFSR'left downto 1);
o_LFSR_Done <= '1' when r_LFSR(r_LFSR'left downto 1) = i_Seed_Data else '0';
end architecture RTL;

复制代码

Testbench

library ieee;
use ieee.std_logic_1164.all;
entity LFSR_TB is
end entity LFSR_TB;
architecture behave of LFSR_TB is
constant c_NUM_BITS : integer := 5;
constant c_CLK_PERIOD : time := 40 ns; -- 25 MHz
signal r_Clk : std_logic := '0';
signal w_LFSR_Data : std_logic_vector(c_NUM_BITS-1 downto 0);
signal w_LFSR_Done : std_logic;
begin
r_Clk <= not r_Clk after c_CLK_PERIOD/2;
LFSR_1 : entity work.LFSR
generic map (
g_Num_Bits => c_NUM_BITS)
port map (
i_Clk => r_Clk,
i_Enable => '1',
i_Seed_DV => '0',
i_Seed_Data => (others => '0'),
o_LFSR_Data => w_LFSR_Data,
o_LFSR_Done => w_LFSR_Done
);
end architecture behave;

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