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如果速度保持在40 MHz或更低，我认为你应该没问题。
您应该知道引脚分支区域位于路由网的中间，因此信号完整性不理想。 对于40 MHz信号，您有25 nS的周期，这将为任何振铃在锁定到设备之前提供足够的时间来稳定下来。 最大的问题可能是从源/目标到突破错误的所有连线连接。 引脚分支区域可与任何标准100mil接头一起使用。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 在原帖中查看解决方案 |
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如果速度保持在40 MHz或更低，我认为你应该没问题。
您应该知道引脚分支区域位于路由网的中间，因此信号完整性不理想。 对于40 MHz信号，您有25 nS的周期，这将为任何振铃在锁定到设备之前提供足够的时间来稳定下来。 最大的问题可能是从源/目标到突破错误的所有连线连接。 引脚分支区域可与任何标准100mil接头一起使用。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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大家好，
现在我使用大量的lvds IO来连接两个FPGA。 但是当我只传输5位LVDS信号时，信号是稳定的。 当我传输20bit LVDS信号（每个TXDIV时钟发生变化）时，RX信号需要两个RXDIV时钟周期延迟稳定。 现在我的txdiv和rxdiv时钟只有48Mhz。 你遇到了同样的问题吗？ 你能给我一些指导吗？ 谢谢。 pandayeah |
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只有小组成员才能发言，加入小组>>
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Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
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如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
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有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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