完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
简介
消费者对于各种数据服务不断扩大的需求推动有线和无线通信领域的服务提供商不断改进网络的数据处理能力。电缆服务提供商努力将视频质量从模拟提高至数字，再到高清晰，并不断提高互联网服务的下游和上游数据速率。为了支持更多语音服务，无线服务提供商已从模拟发展到数字蜂窝，现在又将网络升级至第三代(3G)、长期演进(LTE)以及更高标准，以满足客户对于智能手机宽带数据服务不断增加的需求。由于各种网络间传输的数据量增加了几个数量级，回程服务提供商必须升级系统。所有市场面临的共同问题是，消费者希望以几乎平价获取以上数据服务，而不理会通过网络传递的数据量。这样，系统和升级成本便成为选择无线电传输子系统架构的重要因素。 发射器架构 基础设施传输系统一直紧跟数据速率的步伐，不断迈向更大的带宽和更高阶的调制，从最初使用的传统外差或超外差上变频架构发展为更现代化的实施方案。在外差型架构中，数字调制器通常实施为传统正交调制器，如图1a所示，其中一对正交的DAC将滤波后的基带数据转化为模拟信号后送入正交调制器，调制器输出经过一级或两级上变频，到达最终输出频率。此信号接着由功率放大器放大，并路由至天线或电缆设备。 基本相同的发射器可用于实施更高性能的系统。例如，图1b中，除了发送经过滤的基带数据外， 数字专用集成电路(ASIC)或现场可编程门阵列(FPGA)可将调制信号及其复数共轭分别发送至I和Q数模转换器(DAC)，实施单边带(SSB)上变频器，减少或消除上变频混频器输出端的无用镜像。此复合中频(CIF)架构简化了滤波要求，从而可实施更低成本的滤波器。同样的基本框图可用于创建零中频调制器，以中频DAC作为基带I和Q DAC，并直接调制最终载波频率。许多无线基础设施系统使用的正是此方法。替代实施方案还将信号保持在基带，并为输出功率放大器添加数字预失真(DPD)，从而产生一种性能更强的零中频(ZIF)发射器。 以上架构均存在多种导致性能下降的因素，必须克服以满足系统要求。例如，DAC和调制器必须具有足够低的输出噪声，以符合系统噪底规范。另外还必须具有足够的平衡和失调匹配，避免因幅度或相位不平衡造成调制器输出端的本振(LO)泄露。DAC通常具有偏移和相位调谐能力，可减少或消除此类不平衡。外差架构存在固有的无用混频产物或镜像，源自上变频混频器。这些成分必须在功率放大器前过滤，因为它们有违带内或带外杂散抑制要求。DAC还会产生杂散信号，例如与数据接口时钟或DAC采样时钟相关的杂散信号。如果不在DAC输出端充分过滤，这些信号会被正交调制器调制到载波中。 图1c显示了一个替代解决方案。在此实施方案中，所需信号全部创建在数字ASIC或FPGA中，接着使用RF DAC在所需RF输出端直接合成该信号。信号经过滤波以净化频谱，然后发送至发射放大器。此方法的优势体现在简洁，去除了LO泄露概念和上变频器镜像。调制器两个输入的幅度不需要平衡，也不用考虑正交调制器的相位不平衡。该调制器可视为非常适合ASIC或FPGA及DAC中可用的量化级。这一解决方案可将电路板面积减少50%之多，由于DAC与调制器之间无滤波要求，复杂性也得以降低。 图1 无线电发射器框图：a)使用基带DAC实施的传统超外差； b)具有中频DAC的复数中频调制器；c)与RF DAC直接RF合成 系统要求保持不变，因此RF DAC必须承载整个噪声性能和杂散性能负担，发射器才能符合规范。系统分析从LO和混频产物的频率规划转变到DAC噪声和杂散性能、其自身镜像和时钟频率的规划。在维持较低功耗的同时满足这些规范是一大挑战。虽然功耗不必像手机那么低，但基础设施的设备功耗也越来越重要，因为服务提供商将总运营成本视为购买决策的一部分。 表1总结了电缆和无线基础设施系统要求中一些最难的规范。对于现有无线基础设施系统，具体是通过DAC性能和外部滤波的组合满足噪底要求，但DAC性能必须足够好，避免可能推高基站成本的额外滤波要求。电缆系统的宽可合成带宽要求给DAC输出设计带来了一些困难，但也给DAC数据接口设计提出了高性能要求，因为数据吞吐速率必须超过2 Gsamples/s才能实现1GHz的可合成带宽。 表1:电缆和无线基础设施标准中推动性能要求的主要规范 由于功率考量和原始DAC性能，使用RF DAC难以获得电缆或无线基础设施发射器的实际实施方案。不过，低功耗RF DAC设计的最新进展让这些实施方案成为可能。从电缆前端的窄带实施方案开始，设备使用部署图1c的架构，每个DAC合成4个、8个和16个通道。新的FPGA出现后，全频段数据泵所需的数据处理在经济和功耗方面变得可行。所以，重点在于DAC设计必须提供表1中总结的性能。 |
|
|
|
|
|
RF DAC设计挑战
上述应用给RF DAC设计带来巨大挑战。部分宽带应用不仅需要宽带宽合成，也需要高频谱纯度。先前应用通过计算折回第二及第三谐波的下降位置并调整采样速率，使失真和其他杂散位于带外，赋予系统架构师“频率规划”能力。接着对此最终DAC输出实施带通滤波，以提取所需的信号。不过，如果要求输出1GHz带宽，同时在通带附近维持显著带外抑制，则不可能将杂散和谐波移动至频谱的未用部分并有效隐藏。除宽带信号要求外，RF DAC还可用于高频合成。由于需要尽量降低便携式电子器件功耗，并实施高密度通信电路板解决方案，使这些设计要求更加复杂。 电流导引输出结构是细线互补金属氧化物半导体(CMOS)流程中现代高速DAC的主流选择。它包括电流源、差分输出开关、开关驱动逻辑、时钟接收器和支持电流的阵列（图2a）。电流源馈入差分输出开关，从而将电流引导至正或负输出。数据字输入指示所需的逐位电流，并通过开关驱动逻辑启动适当的开关。时钟接收器和时钟路径提供采样沿，用于更新DAC输出。用于通信的DAC范围为12至16位。实施（或驱动）4至65K个独立电流源不太实际，DAC通常被分割成一元和二元扩展电流。图2b显示了典型的电流导引DAC输出级。解码器提供输入二进制字到设计分段的适当映射。DAC的性能主要取决于个别电流、输出阻抗、时钟噪声和时序偏斜的匹配。理想DAC应具有由Ao=I• Di/2N给出的传递函数；输出电流误差将偏离直线传递函数，从而导致线性误差。与理想传递函数的偏差如果足够大，将在DAC 的输出端产生失真。另一设计考量是DAC输出阻抗，其作用类似于外部负载与DAC本身之间的分流器。DAC的输出阻抗与数据相关，将在输出端产生谐波失真。因此，DAC必须设计有足够高的阻抗，以满足最差情况下所需的谐波失真指标。时钟上的抖动或相位噪声是另一个限制性能的因素，因为它会在合成的输出信号上产生相位噪声。此外，任何破坏时钟和/或时钟路径的信号将通过输出进行调制，产生无用边带。最后，跨位时序偏斜可视为理想开关瞬间的偏差，也会在DAC的输出端产生失真。与电流失配不同，随着频率和采样速率增加，时序偏斜将在周期中占更大比例。 图2 a)顶层数据流框图；b)电流阵列和输出级 在极高频率下，必须考虑线性度和失配要求，但对时钟、时钟路径、抖动和其他时序误差的要求也更严格。RF DAC性能主要受限于动态误差。DAC的输出阻抗将取决于无功分量（主要是电容），需要远远高于外部负载阻抗才能维持高频率下的性能。大的外部电压摆幅可耦合至DAC，通过所需的输出信号进行调制以产生失真。另外，输出开关晶体管提供到达DAC和尾节点的耦合路径（图2b）。尾节点上的任何不稳定信号将通过输出信号进行调制并导致失真。阻抗和耦合效应通过减小晶体管尺寸和注意布局来降至最低。 栅极驱动信号也必须予以注意。输出开关晶体管将电流路由至正或负输出，具体取决于数据处于高电平还是低电平。在高电平至低电平转换期间，由于输出开关晶体管开启和关闭动态间差异，瞬变毛刺将出现在尾节点上。在极高频率下，此毛刺将根据数据反转率以不同方式建立。这会导致数据相关误差，随后在输出端产生数据相关失真，如图3a所示。该效应可利用恒定活动输出电路来衰减，如图3b所示。减轻该效应的一种技术是使用归零(RZ)输出电路。使用RZ电路后，前半个周期中，电流被路由至正或负输出，具体取决于输入处于高电平还是低电平，后半个周期中，电流被分流至电源，基本上使输出归零。此方案提供了所需的恒定切换，且与数据无关，但代价是在后半个周期中丢弃一半电流，因此输出端会损失3dB的信号功率。作为替代方案，可使用双通道RZ方案，其中两个RZ DAC并联连接，分别在相反时钟相位下工作。使用此替代方案可恢复输出功率，但代价是输出电路的功耗翻倍。第三个替代方案使用四通道开关输出电路，其中电流在两对输出晶体管之间切换。四通道开关提供恒定的开关活动，减少了数据相关性，无需使用两个输出和两倍的电流，可谓理想方法。 图3 a)传统双通道开关将呈现与数据相关的尾节点毛刺；b)恒定活动架构（RZ、双通道RZ、四通道开关）可缓解数据相关问题 RF DAC的设计挑战不限于DAC输出频谱性能。需要高带宽的应用也需要极高的DAC接口数据吞吐速率。数据接口必须设计有长度匹配且阻抗受控的数据线。此外，驱动逻辑必须能够符合总线两端的最大偏斜。对于较低带宽应用，DAC中的逻辑可用于对数据进行高频插值，以数字方式将信号调制到所需的输出频率。两种情况下，高采样速率都会给DAC带来严重的数模接口问题。高噪声数字信号与敏感模拟电路必须仔细隔离，同时正确地对数字数据进行采样和重新定时，以匹配最终模拟输出驱动电路。 一个实际实施方案包括双端口14位低压差分信号(LVDS)接口，每个端口在1.5Gsamples/s下工作，以为DAC提供最高3Gsamples/s的吞吐速率。输入延迟锁环(DLL)锁定输入数据时钟，以跟踪系统漂移并重新定时DAC内的数据。此设计内包括的插值提供了在接近奈奎斯特频率的输出端减少sin(x)/x衰减的方法，同时使用时钟混频技术（称为mix-mode™）将输入数据调制到第二和第三奈奎斯特区。对于插值和混频模式操作，数字与模拟部分间的数据传输速率最高为6GSPS。数字合成逻辑无法在这一高速下工作，因此设计为多个并联路径。使用自定义逻辑将并联路径多路复用，并以最终DAC速率传递数据。为了维持不同频率、程序、电压和温度变化的锁定，为数字和模拟域之间的接口添加冗余恒定切换位，如图4所示。此恒定切换位通过鉴相器与模拟时钟进行比较。鉴相器的输出对数字侧的电压控制振荡器(VCO)施加控制电压，以根据需要推挽频率，并维持数字与模拟电路之间的锁定。上述技术结合四通道开关输出结构，可提供低功耗RF DAC实施方案(~1.6W@ 3Gsamples/s)。对FPGA或ASIC的额外要求是在RF DAC接口以更高速度处理和/或发送数据。不过，此权衡非常有利，因为数字技术不断向更细间距的微影蚀刻工艺前进。8×插值滤波器和调制器可在低于400mW的现代FPGA中实施。双通道IQ DAC加能够合成900 MHz或1.95GHz信号的调制器需要2.5至3W功率。RF DAC后可能需要增益级，以实现类似于调制器输出的输出功率，但这一解决方案仍然十分有利，可以减小尺寸，降低复杂性，最高可将整体功率降低1W。 图4 数据接口设计对高性能RF DAC非常重要 |
|
|
|
|
|
封装
为保持RF DAC性能，封装需要结合硅工艺加以优化。许多情况下，硅工艺和封装均需要取舍，以提供最佳整体解决方案。例如，时钟输入应尽可能接近时钟接收器电路，同时尽可能将时钟接收器电路靠近最终目的地放置。不过，这些要求会让外部封装和电路板布局问题变得更困难和更昂贵，甚至可能影响隔离。同样的问题适用于DAC输出和功率域。 为了解决这些权衡，最好选择可定制同时提供良好信号完整性的封装。这样，信号传递、必要的受控阻抗和电源低阻抗变得更灵活。电源域需要仔细设计和路由，以便电流环路具有低阻抗，且不会耦合至其他域或信号。此要求最好扩展至PCB，以便系统设计人员可以轻松地将功率路由至器件并提供去耦。 DAC输出必须仔细处理。最佳输出设计将在封装中使用受控阻抗，并考虑从芯片到层压板焊接路径、从层压板到电路板焊接路径的整个信号路径，最后考虑电路板设计本身。三维仿真和分析软件可用于确保这些信号的正确传输线路设计。同样的设计方法可用于时钟输入。这些信号的S参数经过优化，可使提供的信号功率最大化，并将反射降至最低。 实际设计考虑 典型通信系统包括数据主干，以与顶层开关结构进行数据通信，同时让数据速率实现多兆位数据传输。数据通过适当的通道卡最终路由至所需RF端口。在通道卡内，RF DAC用作数字逻辑与RF模拟输出驱动网络之间的接口。这些通信系统卡通常包括数据接口逻辑、FPGA或专用ASIC、DAC、滤波器、增益模块和RF功率放大器。为了优化系统性能，分析现在包括系统印刷电路板和信号链元件。使用模型仿真驱动器和接收器特性，同时使用3D仿真和分析软件确保正确的传输线路设计和良好的返回路径。 来自数字接口逻辑的高速数据驱动DAC输入。数字数据路径采用差分形式，通过确保驱动逻辑与DAC输入间的最少电荷转移来最大化吞吐速率，从而减少输入数据信号的失真。接口逻辑与DAC之间的数据路径应控制阻抗，数据线路长度需要匹配以将高频下的偏斜降至最低。 电源路径极具挑战性。数字逻辑包括I/O和内核逻辑电源，而RF输出网络可包括多达四个或五个额外电源。电源域必须彼此隔离，信号返回路径应仔细管理，以避免域间串扰。这些系统要求的工作原理有助于指导RF DAC中的端口和电源设计，以便简化集成。 主要DAC时钟存在于系统卡上的关键信号之间。DAC时钟为差分形式，通过过孔护栏和受控返回路径与其他信号隔离，以确保无耦合或串扰。耦合至时钟的任何信号将直接出现在DAC输出端。破坏时钟的数字信号可减少系统内的噪声裕量。必须防止DAC输出耦合至时钟，否则将造成二次谐波，甚至可能造成输出频谱的其他谐波问题。时钟驱动器最好尽可能靠近DAC，以减少噪声和其他耦合问题。 DAC输出用作DAC与其初级负载之间的传输线路。应密切注意DAC输出网络传输线路以维持恒定阻抗。如上所述，RF DAC通过层压板将这一分析扩展至电路板，以提供器件间的最小阻抗差异。DAC与负载间的阻抗匹配非常重要，这是为了实现从DAC到目的地的最大能量传输，将从目的地返回DAC的反射降至最低。如果DAC和负载旨在满足50Ω阻抗，传输线路必须匹配且同样设计为50Ω，使得ZS=ZL=Zline（ZS – 源阻抗，ZL – 负载阻抗，Zline – 传输线路阻抗）。RF频率下的传输线路必须视为具有阻性分量（实部）和无功分量（虚部）的复杂阻抗。例如，如果系统内的驱动源是纯阻性，而负载具有无功分量，传输线路需要设计成以相反电抗补偿负载，从而维持阻抗匹配。RF DAC、传输线路和负载提供三个不同部分，可视为多端口接口。 图5 RF DAC输出的测量频谱分析仪曲线图：a) 6MHz 256-QAM有线电视信号的158个通道，55MHz至1 GHz；b)两个5MHz宽WCDMA通道，884至894MHz；c)四个5MHz宽WCDMA信号，1970至1990MHz S参数为设计人员提供了工具，可用于优化这些接口。三维仿真工具用于提取和分析传输线路S参数，也可用于收集电源和负载S参数以实施完整网络仿真。S参数也使用网络分析仪在RF系统内测量，然后使用3D仿真工具分析。对于差分输入和输出系统，需要两个差分S参数端口或四个单一端口。S参数包括有关反射后的入射功率波和线路间串扰的信息。史密斯图用于提供跨频率复杂阻抗的简单图形表示。输出端口用匹配系统负载端接时，S11是输入复杂反射系数的衡量，输入端口用匹配系统负载端接时，S22是输出复杂反射系数的衡量。S12和S21分别是正向和反向传输增益。在匹配的系统中，S11和S22参数较低，而S12和S21参数接近零（测量单位为dB，假定发射1×信号能量）。理想系统中，S11和S22参数将为负无穷大，而S12和S21参数等于零，表示从电源传输至目的地的功率无任何损耗。 尽管DAC常被视为差分电路，RF DAC仍会输出共模信号成分，这一点需要纳入考虑。RF DAC在基频的偶数谐波倍数下以及DAC采样速率的倍数下具有大量共模信号成分。外部无源器件和电路板寄生匹配对于维持共模抑制非常重要。在内置由RF DAC驱动的放大器或增益级的系统中，这些器件的共模抑制必须予以考虑。理想情况下，差分放大器输出将通过提取两个输入的差异并进行放大来消除共模，即Vo = 增益• (V+– V–)。不过，放大器还包含共模增益（随频率变化），输出被描述为Vo = 增益• (V+– V–)+1/2Acm • (V+– V–)。通常，共模增益远小于放大器增益，因此可改善系统的共模抑制。 测量结果 图5a显示了3.0Gsamples/s RF DAC的输出，该器件根据DOC-SIS规范将6MHz宽256正交幅度调制(QAM)信号的158个通道合成。信号在FPGA内产生，接着由RF DAC直接合成。可以看到，片内数字滤波器的轻微纹波抑制了带外信号。DOCSIS 3文档说明了不断变化的邻道泄漏比(ACLR)要求，它衡量的是所需通道信号功率在指定带宽下与相邻未发射通道之比。158个通道的ACLR要求都是~51dBc，RF DAC符合此要求。图5b显示了RF信号的方向，RF DAC以2.4576 Gsamples/s采样，以884至894MHz输出两个5MHz宽WCDMA通道。图5c显示了在1970至1990MHz输出频率下从RF DAC直接合成的四个WCDMA信号。根据WCDMA规范，天线处ACLR对于第一及第二邻道分别为45dBc和50dBc。图5b至5c显示明显超出规范的RF DAC，有足够的裕量可用于后续RF放大电路。 图6 3.0 Gsamples/s RF DAC内核芯片照片 未来方向 RF DAC已经用于目前的通信基础设施系统，特别是有线系统，例如DOCSIS电缆分配。无线通信系统需要更宽的数据带宽，以便由服务提供商在更多频段上实施。较小的系统带宽分配和更复杂的调制方案致使覆盖区域和单元大小更小，同时需要RF输出频率更灵活的传输系统设备。RF DAC具有独特的优势，可解决这些需求。通过合成整个RF输出频段，RF DAC具有灵活的调制类型、带宽和输出频率。由于调制器以数字方式实施于FPGA或ASIC内，然后通过RF DAC输出，系统设计变得更简单。依据频段组合变化的元件只有特定频段修平滤波器和输出功率放大器。鉴于输出信号以数字方式调制，设备设计人员可集中精力优化这些元件。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
如何使用STM32+nrf24l01架构把有线USB设备无线化？
2568 浏览 7 评论
请问能利用51单片机和nRF24L01模块实现实时语音无线传输吗？
2363 浏览 5 评论
3209 浏览 3 评论
2836 浏览 8 评论
为什么ucosii上移植lwip后系统进入了HardFault_Handler？
2787 浏览 4 评论
请教各位大咖：有没有接收频率32M左右的芯片推荐的？先感谢啦！
664浏览 1评论
903浏览 0评论
1024浏览 0评论
667浏览 0评论
497浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3055
评论
淘帖
2627
