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HELLI采用PIC24FJ128GA204作为LED矩阵显示驱动器，Micro专用于显示驱动和滚动管理。它从另一个PIC微处理器获得它的数据，它处理项目的所有通信和数据管理任务。我在图形微上有DMA的一些问题，具有信道优先级：内存到内存的传输似乎干扰内存到外围传输。我最多使用4个通道：-CHANNel 0用于定期更新SPI LED驱动器的缓冲区（每500us更新一次），使用SPI模块2通道1从SPI模块1（从主机UC）接收数据。它周期性地接收数据（大约每3秒900字节）——信道2用于将数据发送回SPI模块1（主机UC）。使用频率低于通道1(反馈通信不频繁)-通道3在我需要在几个RAM缓冲区(存储器到存储器)之间进行大传输时使用。它用于每次我必须刷新整个显示缓冲区（因此每个滚动步骤周期使用通道，例如50ms），传输大约900字节的数据量。我已经将DMA优先级方案设置为固定的：所以理论上，当通道3用于将RAM传输到RAM时，它没有p但是，当我使用DMA通道3执行内存到内存传输时，在SPI传输（SPI接收溢出同时接收大量数据）上经常（但不是系统地）发生一些错误，或者显示数据错误……当我执行内存到内存传输时使用经典代码复制的转发器“（i＝0；i＆lt；nbxDATA；i++）BuflOUT= Bufin in；”，我从来没有任何问题…当然，在RoBrBin计划中，这也是同样的问题。为什么我会遇到这样的问题？我认为固定优先级方案将阻止信道3垄断DMA数据总线！感激之情
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10个回答
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可能是dma内存位置重叠。您必须列出一些代码，只是基本代码，spi和dma。可能有100个bug，不能通过您说没有dma它工作来修复，您希望得到什么样的答案？为什么我会遇到这样的问题？SH*T发生。
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感谢您的好意。内存-内存副本代码：启用SPI/DMA接收功能的代码（因为SPI接收是最简单的检测bug的方法，因为SIPROV标志有时会上升）：当主机发出指示TH的信号时，我关闭DMA1通道。一般DMA配置：SPI通信配置：每次在SPI帧接收期间执行内存到内存的DDMA传输时，RAM缓冲区都是不同的，没有地址重叠。如果您需要更多信息，请告诉我。
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无符号char Memory_dma_copy_block_to_block(无符号char*buf_in，无符号char*buf_out，无符号int nb_data){DMACH3=0；//reset config DMASRC3=((无符号短int)buf_in)；//源地址DMADST3=((无符号短int)buf_out)；//目的地址DMACH3 bits.SIZE=1；//8位DMACH3bits.SAMODE=1；//每个传输DMACH3bits上的源地址增量。DAMODE=1；//每个传输DMACH3bits上的目的地地址增量。TRMODE=2；//传输模式连续DMAINT3bits.CHSEL=0；//.=无外围DMACNT3=nb_data；DMACH3bits.CHEN=1；//启动dma DMAINT3比特。DONEIF＝0；DMACH3BITS CHReq＝1；//开始传输（DMACH3BITS）！=（0）；如果（dMNT3BIT.DONEIF）返回TRUE；返回false；}在所有用例中“NbxDATA”为864。
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海洛诺更多的想法？奥雷利昂
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您是否正在检查DMANTX以查看是否有任何错误发生在DMAS上？在16位边界上对齐RAM数据缓冲区吗？这是不好的实践等待DMA完成实际上是慢，然后直接MEM副本。为什么？任何/所有DMA都不能使用整个RAM总线带宽。这样做会拖延CPU，所以最好的情况下DMA可以使用1/2的带宽（或者可能更少，细节可能在某处可用）。通过CPU的mem拷贝可以使用所有的RAM带宽，并且您必须等待该带宽完成。您可能希望安装一个ISR，该ISR处理RAM到RAM DMA的完成，并且在启动DMA之后立即返回。就我个人而言，我不会为RAM到RAM DMA而烦恼。
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我以为PIC24 DMA RAM是双端口的，不像PIC32那样是双端口的。我想问题在于DMA RAM区域中的RAM。
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有些PIC24有专用的双端口存储区，有些没有。我不知道您以什么速度接收SPI，但是当您处于从模式时，您需要非常快地完成它——它只是两个字符之间的小窗口，您必须在其中读取缓冲区。CPU总是优先于DMA，并且您还使用具有优先权DMA1的DMA0。如果你的SPI很快，可能会有足够的干扰导致DMA1错过短的机会窗口。即使您认为它与DMA3有关，但这很可能与DMA3无关——纯粹是随机的。如果您使用DMA0的SPI是主控的，那么您可以考虑给予它比SPI1更低的优先级。此外，可以在SPI1上启用增强的SPI缓冲区，这可能解决问题。
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您好，Guys抱歉我的答案，人事事件的延迟：我不指定RAM缓冲区对齐。但是，如果缓冲区不对齐，它是否会导致系统性错误，或周期性错误，如在我的情况？但它是微芯片DMA参考手册给出的示例：（第54.3.4.4节）唯一不同之处在于，我希望CHEN位被清除，而微芯片等待DONEIF标志上升。这是我在问题不明白时所做的……我的SPI接收大约3.7Mbit/sec的数据。CPU是clo。在32 MHz（8MH+PLL）。所以每个新字节都有一个2.1s周期，而Tcy周期是62.5ns。CPU冲突想法不错，但我不确定CPU是否能够在33个周期内连续访问RAM？这似乎不是两个SPI通道之间的优先级冲突，因为它们经常在同一时间运行。我的问题只发生在我使用RAM到RAM通道时，其中优先级被定义为最低（最高通道号）…我仍然在等待微芯片客户支持，我希望我能够告诉你在年底内发生了什么；
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事实上，微芯片支持承认他们没有测试RAM RAM的这个函数RAM。我现在很放心了…
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只有小组成员才能发言，加入小组>>
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