[问答]

如何从xapp1014实现AES3串行数字音频接口？

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我正在研究Spartan 6（xc6slx45csg324-2）评估板，我正在尝试从xapp1014实现AES3串行数字音频接口。 AES3输入和输出按照AES3-Spec中的规定连接。我的Audiotest系统是PrismSound dScope系列3。对于输入和输出信号，我连接了一个VmodBB板，两个振荡器，24,576MHz和100MHz。起初我连接了一个100MHz振荡器并调整了速率检测模块等的设备，但是没有正常工作。意味着FPGA刚刚使用48kHz。然后我实现了DCM并将频率提高到150MHz。现在FPGA在48和96kHz同步，但缺少192kHz。在iSim中，该代码可以在高达192kHz的采样频率下工作。在ChipScope中它没有。经过一些研究后，我发现问题出在DRU模块中。当FPGA获得48或96kHz信号时，DRU模块会对比特流进行采样。这意味着数据有效输出在同步宽度时变为高3倍，对于“0”信号变为2倍，对于“1”信号变为1倍。 Sampling-Intervalls由“min_hold”-Value计算。在192kHz，我观察到“min_hold” - 值有时变得太小。如果值太小，则比特流过于频繁地采样。因此，AES3信号的同步宽度被采样4而不是3次。因此，代码无法看到Preamble-Sequences。使用我的设置，min_hold值有时会下降到4.如果我将“min_hold” - 值设置为“5”它运行良好，我得到一个干净的AES3比特流进出。有人有同样的问题和一个好的解决方法分享？提前致谢，塞巴斯蒂安 0
2019-8-8 10:03:48　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报王荣相关推荐 • 数字音频接口的优势是什么 2365 • 怎么通过nRF24Z1射频芯片实现数字音频无线传输？ 2371 • 新型MCU怎么实现带DRM的单芯片数字音频解码器？ 1442 • 嵌入式数字音频AGC系统该怎么设计？ 1752 • 请问怎么设计一款数字音频功率放大器？ 1589 • 怎么实现基于USB HOST音频解码器的数字音频系统设计？ 1590 • 请问怎样去设计一种嵌入式数字音频录放系统？ 1466 • 如何设计面向高清电视的全数字音频系统？ 1673 • 分享一种CS485xx数字音频DSP处理方案 1354 • 基于新型MCU的带DRM单芯片数字音频解码器 2405 2个回答

答案对人有帮助，有参考价值 0 我刚刚开始测试192kHz的AES接收器。我同意它无法锁定此采样率。

2019-8-8 10:19:25 评论举报赵文平

答案对人有帮助，有参考价值 0 我能够确切地确认塞巴斯蒂安的报道。在192kHz时，由于系统时钟与AES3单位间隔的比率较小，DRU模块中的min_hold值设置得太低。在我的测试中，我运行的是120MHz系统时钟，当min_hold值设置为3时，我看到了故障。将min_hold的最小值限制为4可以解决问题。似乎min_hold值的生成可以更加健壮 - 可能通过使用一阶滤波器而不是每1024个AES边缘寻找最小值。这是我可能会调查的事情。塞巴斯蒂安很好！

2019-8-8 10:30:40 评论举报赵文平