不同风格的“if else”电路有哪些不同之处？

从您在这里展示的图片中，您可以看到精心设计的图案。
精化只是综合的第一部分。
通常，您可以通过一系列步骤查看完整的合成过程： 
- 精心设计 
- 应用约束 
- 执行高级优化 
- 执行技术映射 
- 执行低级优化
我们的RTL以文本文件（用Verilog / VHDL / SystemVerilog编写）开头。
完整的综合过程是时间驱动的 - 在应用约束之前，大多数“实际工作”都无法完成。
但是，约束不能应用于“文本文件” - 它们需要应用于网表。
因此，第一步，详细说明，将我们的RTL文本文件非常直译，转换为一组互连的通用技术元素。
这基本上是通过模式匹配RTL代码结构到特定的通用技术元素（寄存器，锁存器，加法器，减法器，多路复用器等......）来完成的。
一旦我们有了这个网表，就可以应用约束，并可以执行后面的步骤。
请注意，高级和低级优化步骤都是在详细说明之后完成的。
因此，您正在查看的网表仅是详细说明的结果。
实际上，您可以看到这些工具完全实现了您的RTL代码。
第二个代码更清晰 
- 它看到“总是@（posedge i_clk或negedge i_rst）开始if（！i_rst）”并说“这是一个异步清除的触发器 
- 它会在“if（i_a）”中看到其他所有内容并说“这是芯片启用” 
- 它根据（i_b＆amp;＆amp; i_c）的结果将其余部分视为MUX，并实现AND门和MUX
第一个代码分析起来比较复杂，但如果你看一下，你会发现它也是RTL代码的字面翻译。
重要的是，在详细说明（生成这些示意图的时候）之后，还没有进行任何优化。
如果允许合成继续进行，它将继续进行优化步骤，很可能（但不能保证）这两个实现最终会得到相同或至少相似的结构和资源利用率。
话虽如此，很明显第二种形式“更好” - 原因很简单，对于我们人类（忘记工具）它更小更清晰。
第一种形式更复杂，更难理解。
我甚至认为第三种形式更简单：
总是@（posedge i_clk或negedge i_rst）开始
如果（！i_rst）开始
回覆
最后，我想对重置做一些评论。
您的复位信号是i_rst，但它是一个低电平有效的异步清零。
因此，至少，我会考虑以这样的方式命名此信号，以便您可以轻松识别它是低电平有效 - 至少是“i_rst_n”。
此外，它是异步的，所以我会考虑将其称为“i_arst_n”。
最后，虽然支持异步清除，但不建议使用它们 - Xilinx建议采用同步复位方法（甚至是一种最小化重置触发器数量的方法）......
Avrum
在原帖中查看解决方案

地点和路线后的样子是什么样的？
我怀疑在优化之后，它是一个LUT和一个DFF（相同）。
Austin Lesea主要工程师Xilinx San Jose

嗨@ alex_sun，
在第一种和第二种情况下，重置的场景是相同的。
正如您所看到的精心设计，您将看到2个i / p MUX和逻辑门。
请运行综合并比较原理图。
它应该是一样的。
谢谢，Arpan -----------------------------------------------
- - - - - - - - - - - - - - - - - - - - - - - -请注意-
如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .--------------------
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从您在这里展示的图片中，您可以看到精心设计的图案。
精化只是综合的第一部分。
通常，您可以通过一系列步骤查看完整的合成过程： 
- 精心设计 
- 应用约束 
- 执行高级优化 
- 执行技术映射 
- 执行低级优化
我们的RTL以文本文件（用Verilog / VHDL / SystemVerilog编写）开头。
完整的综合过程是时间驱动的 - 在应用约束之前，大多数“实际工作”都无法完成。
但是，约束不能应用于“文本文件” - 它们需要应用于网表。
因此，第一步，详细说明，将我们的RTL文本文件非常直译，转换为一组互连的通用技术元素。
这基本上是通过模式匹配RTL代码结构到特定的通用技术元素（寄存器，锁存器，加法器，减法器，多路复用器等......）来完成的。
一旦我们有了这个网表，就可以应用约束，并可以执行后面的步骤。
请注意，高级和低级优化步骤都是在详细说明之后完成的。
因此，您正在查看的网表仅是详细说明的结果。
实际上，您可以看到这些工具完全实现了您的RTL代码。
第二个代码更清晰 
- 它看到“总是@（posedge i_clk或negedge i_rst）开始if（！i_rst）”并说“这是一个异步清除的触发器 
- 它会在“if（i_a）”中看到其他所有内容并说“这是芯片启用” 
- 它根据（i_b＆amp;＆amp; i_c）的结果将其余部分视为MUX，并实现AND门和MUX
第一个代码分析起来比较复杂，但如果你看一下，你会发现它也是RTL代码的字面翻译。
重要的是，在详细说明（生成这些示意图的时候）之后，还没有进行任何优化。
如果允许合成继续进行，它将继续进行优化步骤，很可能（但不能保证）这两个实现最终会得到相同或至少相似的结构和资源利用率。
话虽如此，很明显第二种形式“更好” - 原因很简单，对于我们人类（忘记工具）它更小更清晰。
第一种形式更复杂，更难理解。
我甚至认为第三种形式更简单：
总是@（posedge i_clk或negedge i_rst）开始
如果（！i_rst）开始
回覆
最后，我想对重置做一些评论。
您的复位信号是i_rst，但它是一个低电平有效的异步清零。
因此，至少，我会考虑以这样的方式命名此信号，以便您可以轻松识别它是低电平有效 - 至少是“i_rst_n”。
此外，它是异步的，所以我会考虑将其称为“i_arst_n”。
最后，虽然支持异步清除，但不建议使用它们 - Xilinx建议采用同步复位方法（甚至是一种最小化重置触发器数量的方法）......
Avrum