至简设计法经典案例2
例2. 当收到en=1后,dout间隔3个时钟后,产生宽度为2个时钟周期的高电平脉冲。
如上面波形图所示,在第3个时钟上升沿看到en==1,间隔3个时钟后,dout变1,再过2个时钟后,dout变0。 根据案例1的经验,出现大于1的数字时,就需要计数。我们这里有数字2和3,建议的计数方式如下。 当然,其他计数方式最终也能实现功能。但明德扬的总结是上面方式最好,实现的代码将是最简的,其他方式则稍微复杂。
接下来判断计数器的加1条件。与案例1不同的是,计数器加1区域如下图阴影部分,但图中没有任何信号来指示此区域。 为此,添加一个名字为“flag_add”的信号,刚好覆盖了阴影部分,如下图。 补充该信号后,计数器的加1条件就变为flag_add==1,并且是数5个。代码如下:
flag_add有2个变化点,变1和变0。变1的条件是收到en==1,变0的条件是计数器数完了,因此代码如下:
dout也有2个变化点:变1和变0。变1的条件是“3个间隔之后”,也就是“数到3个的时候”;变0的条件是数完了。代码如下:
至此,我们完成了主体程序的设计,接下来是补充module的其他部分。
将module的名称定义为my_ex2。并且我们已经知道该模块有4个信号:clk、rst_n、en和dout。为此,代码如下:
其中clk、rst_n和en是输入信号,dout是输出信号,并且4个信号都是1比特的,根据这些信息,我们补充输入输出端口定义。代码如下:
接下来定义信号类型。 cnt是用always产生的信号,因此类型为reg。cnt计数的最大值为4,需要用3根线表示,即位宽是3位。add_cnt和end_cnt都是用assign方式设计的,因此类型为wire。并且其值是0或者1,1个线表示即可。因此代码如下: dout是用always方式设计的,因此类型为reg。并且其值是0或者1,1根线表示即可。因此代码如下:
flag_add是用always方式设计的,因此类型为reg。并且其值是0或者1,1根线表示即可。因此代码如下: 至此,整个代码的设计工作已经完成。整体代码如下: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 | module my_ex2( clk , rst_n , en , dout );
input clk ; input rst_n ; input en ; output dout ;
reg [ 2:0] cnt ; wire add_cnt ; wire end_cnt ; reg flag_add ; reg dout ;
always @(posedge clk or negedge rst_n)begin if(!rst_n)begin cnt <= 0; end else if(add_cnt)begin if(end_cnt) cnt <= 0; else cnt <= cnt + 1; end end
assign add_cnt = flag_add==1; assign end_cnt = add_cnt && cnt==5-1 ;
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag_add <= 0; end else if(en==1)begin flag_add <= 1; end else if(end_cnt)begin flag_add <= 0; end end
always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin dout <= 0; end else if(add_cnt && cnt==3-1)begin dout <= 1; end else if(end_cnt)begin dout <= 0; end end
endmodule |
经过这个案例,我们做一下总结:在设计计数器的时候,如果计数区域没有信号来表示时,可补充一个信号flag_add。 如果你觉得有用的话,就请你回个贴或者赞,证明我的付出没有白费,大家都不容易,q328908175,让们共同学习。
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