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设计原理
此设计方案根据上述各种存储器独自的读写时序访问特性，通过FPGA的灵活编程特性，适当地调整NIOSII的外部总线时序，最终实现基于NIOSII的外部总线访问各种存储器读写时序的精确操作。如图2-1。通过FPGA自定义一个可以挂载所有存储器芯片的总线接口-ABUS，如表1。而且在同一个接口上能够自动识别各种接入的被测试存储器芯片，它们通过类别输入信号（CLAS）来区分,每一种存储器芯片对应一种独特的操作时序。下面是几种存储器芯片的接口连接方式及信号描述。其它的存储器芯片都可以用类似的接法挂载到ABUS总线上，最终完成测试。 图 2‑1 NIOSII的总线挂载各类存储器芯片连接示意图 表1：ABUS接口信号说明表 |
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40位NAND FLASH连接设计
如图2-2所示，40位NAND FLASH与NIOSII 通过ABUS(FPGA)桥接,把外部总线的时序完全转换成NAND FLASH的操作时序。40位NAND FLASH芯片品由五个独立的8位NAND FLASH芯片拼接构成。5个8位器件的外部IO口拼接成40位的外部IO口，而各自的控制线（NCLE，NALE，NRE，NWE）连接在一起构成一组控制线（NCLE，NALE，NRE，NWE），片选相互独立引出成NCS0-NCS9,忙信号独立引出为R/B0-R/B9。 如表2，详述了40位NAND FLASH与ABUS的连接关系。 图 2‑2 ABUS与40位NAND FLASH接口图 表2，40位NAND FLASH接口连接表 |
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8位NAND FLASH与NIOSII连接
8位NAND FLASH是通过多片8位NAND FLSAH芯片叠加而成，每一个芯片的外部总线和控制线（NALE，CLE，NEW，NRE）进行复连。分别引出每一个芯片的片选和忙信号NCS0-NCS9、NRB0-NRB9。可以利用FPGA的逻辑来修改NIOSII的总线读写时序，来准确的操作大容量8位NAND FLASH存储器模块。实现NIOSII到ABUS，ABUS到8位NAND FLASH的连接。如图2-3所示。 表3，详述了8位NAND FLASH与ABUS的连接关系。 图 2‑3 ABUS与8位大容量NAND FALSH连接 表3，8位NAND FLASH接口连接表 |
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40位SRAM与NIOSII连接
40位SRM模块与NIOSII通过ABUS连接，实现正确的时序读写操作。测试时，一次只测试8位，分5次完成所有空间的测试。如图2-4。表4是详细的信号连接说明。 图 2‑4 ABUS与40位SRAM连接 表4，40位SRAM接口连接表 |
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8位SRAM与NIOSII连接
8位SRM模块与NIOSII通过ABUS（FPGA）连接，实现正确的时序读写操作。如图2-5。表5是信号连接说明。 图 2‑5 ABUS与8位SRAM连接 表5，8位SRAM接口连接表 |
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硬件电路设计
在测试NAND FLASH时，测试时间长达十个小时不等。在此为提高测试效率，增加测试速度，本设计采用两套完全一样且独立的硬件系统构成。可同时最多测试2片NAND FLASH器件。每一个硬件系统由一个微处理器（NIOSII）加一个大容量FPGA及一个存储器测试扩展接口（即ABUS接口）三大模块构成。如图3-1。RS232通信接口实现测试系统与上位机的数据交换，完成人机交互操作。电源系统产生各种合适的电压，满足各芯片的电源供给。 图 3‑1 硬件方块图 处理器模块电路 处理器模块电路由FPGA内嵌的NIOSII软核（CPU）、两路RS232通信、一个FLASH芯和一个SRAM芯片组成。CPU是整个系统的核心管理者，向下负责各种存储器芯片的读写测试，向上负责与上位机通信，实现人机交互。通信由其中一个RS232电路完成，另一个RS232电路用来实现系统调试和软件固化。FLASH芯片用来存储程序代码及重要的数据。而SRAM芯片在CPU上电工作以后，通过CPU加载FLASH的程序，最终给CPU的程序代码提供快速的运行环境。 基于FPGA的ABUS接口模块 ABUS接口模块由FPGA芯片、配置FLASH及数据存储EEPROM芯片构成。ABUS要实现NIOSII的外部总线与多种存储器模块的接口对接，每一种特定的存储器有一个特定的时序逻辑，而每一种时序逻辑可以通过FPGA的硬件代码（IP核）来实现，具体的每一个存储器模块在测试时会给ABUS接口一个固定的类别信号CLAS，ABUS接口根据这个类别信号识别出各种SIP存储器模块，最终切换出正确的对应特定产品的时序逻辑，来完成NIOSII通过外部总线来对存储器芯片的读写测试。而配置FLASH实现FPGA在上电时硬件程序的加载工作及掉电数据保护。EEPROM用来存储一些重要的系统参数。 |
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SIP存储器测试扩展接口
存储器测试扩展接口在硬件上由两排双排座构成。一共是120个管脚。ABUS接口与测试扩展接口相连接:40个管脚与双向的数据或I/O线相连、8个管脚与8根信号输入控制线相连、16个管脚与16根片选信号输出线相连、5个管脚与5根类别输入信号相连、16个管脚与16根状态输入信号线相连、27个管脚与27根地址线相连。其它的管脚可分配成电源和地线，以及信号指示等。 ABUS接口IP核的设计 每一种SIP存储器对应于一个特定的ABUS接口IP核，以实现正确的时序读写操作。这个IP核有一个统一的接口约定，都是由两个固定的接口构成，其中与NIOSII连接的是外部总线接口，其操作按照NIOSII的外部总线时序规范来实现，另一个接口就是上文提及的ABUS接口，在相应的CLAS信号有效的情况下，它负责把NIOSII的外部总线读写时序转换成对应存储器芯片的时序。IP核的工作就是完成这些读写操作的转换。表5是各种SIP存储器对应的类别信（CLAS）号输入值，在设计接口转接板时要按这个值设定，ABUS才会切换出正确的读写时序。 七位类别示别信号含义：T_XX_WW_CC,T为1表示高低测试测试，为0表示常温下的功能测试。XX表示存储器种类，WW表示总线宽度，CC表示容量种类。 表5 各种SIP存储器对应的CLAS信号值 |
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8位SRAM/MRAM/NOR FLASH接口IP核设计
如图4-1，SRAM、MRAM和NOR FLASH的接口操作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单地把相应的控制线和数据线相连就可以了，唯独只要设计一个片选寄存器，用来区分存储器芯片的16个片选。每一个片选可以访问的空间为128MByte。片选寄存器的地址为（基址+0x0FFFFFFC）,基地址设在NIOSII外部总线的最高地址位。 图 4‑1 8位SRAM/MRAM/NOR FLASH接口IP 16位SRAM/MRAM/NOR FLASH接口IP核设计 如图4-2，SRAM、MRAM和NOR FLASH的接口操作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要设计一个片选寄存器，用来区分SIP的16个片选。每一个片选可以访问的空间为128MByte。片选寄存器的地址为（基址+0x0FFFFFFC）,基地址设在NIOSII 外部总线的最高地址位。 图 4‑2 16位SRAM/MRAM/NOR FLASH接口IP 32位SRAM/MRAM/NOR FLASH接口IP核设计 如图4-3，SRAM、MRAM和NOR FLASH的接口操作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要设计一个片选寄存器，用来区分SIP的16个片选。每一个片选可以访问的空间为128MByte。片选寄存器的地址为（基址+0x0FFFFFFC）,基地睛设在NIOSII 外部总线的最高地址位。 图 4‑3 32位SRAM/MRAM/NOR FLASH接口IP 40位SRAM/MRAM/NOR FLASH接口IP核设计 如图4-4，40位的数据宽度有点特殊。在此我们把40位的数据分成5个8位的区域，用8位宽度的总线去分别访问每一个区域。IP核中的位选寄存器就是用来完成切换8位数据总线到40位总线的5个区域的其中一个。片选寄存器的地址为（基址+0x0FFFFFFC）,位选寄存器的地址为（基址+0x0FFFFFF8）。最大可以测试128M×40位×16片的存储器SRAM/MRAM/NOR FLASH模块。 图 4‑4 40位SRAM/MRAM/NOR FLASH接口IP 8位NAND FLASH的ABUS接口IP设计 如图4-5，通过写片选寄存器来选中模块的16个片选的其中一个。我们约定其地址为（基址+0x0FFFFFFC）。读状态寄存器返回的是16个NAND FLASH芯片的忙信号，其地址为（基址+0x0FFFFFF8）。向地址（基址+0x00）写入数据就是对NAND FLASH数据寄存器的写操作。向地址（基址+0x00）单元读数据就是对NAND FLASH数据寄存器的读操作。向地址（基址+0x01）写入数据就是对NAND FLASH命令寄存器的写操作。向地址（基址+0x02）写入数据就是对NAND FLASH地址寄存器的写操作。 图 4‑5 8位NAND FLASH的ABUS接口IP核设计图 16位NAND FLASH的ABUS接口IP设计 16位的NAND FLASH存储器芯片可以有多种组合方式,可以用多个16位的NAND FLASH组合,也可以用多个8位的NAND FLASH组合。这里我们假设16位的SIP NAND FLASH产品是由多个16位的NAND FLASH组合而成，下面的IP核是根据它的结构来设计的。 如图4-6，通过写片选寄存器来选中模块的16个片选的其中一个。我们约定其地址为（基址+0x0FFFFFFC）。读状态寄存器返回的是16个NAND FLASH芯片的忙信号，其地址为（基址+0x0FFFFFF8）。向地址（基址+0x00）写入数据就是对NAND FLASH数据寄存器的写操作。向地址（基址+0x00）单元读数据就是对NAND FLASH数据寄存器的读操作。向地址（基址+0x01）写入数据就是对NAND FLASH命令寄存器的写操作。向地址（基址+0x02）写入数据就是对NAND FLASH地址寄存器的写操作。 图 4‑6 16位NAND FLASH的ABUS接口IP核设计图 验证与总结 将写好的FPGA程序和调试的C代码写入FLASH后，掉电重配置FPGA，串口的输出能正常识别所有设置好的存储器芯片，并能够进行准确地读写功能测试。达到了设计目的。 本文介绍了一种低成本、简单、灵活的多种存储器芯片测试系统的硬件设计，并采用FPGA、FLASH、SDRAM、RS232电路等实现。采用这种方案，用户可根据市场需求，灵活的增加测试系统功能，实现更多的存储器芯片测试。 参考文献： 【1】K9F4G08U0B 512M x 8 Bit / 1G x 8 Bit NAND Flash Memory datasheet,May 30,2008 【2】Avalon Interface Specifications,Version 1.3,August 2010 【3】R1RP0416D Series 4M High Speed SRAM datasheet,Rev. 1.00, Mar.12.2004 【4】HN58V1001 Series 1M EEPROM datasheet,Rev.7.0,Oct.31.1997 【5】MR0A08B 128K x 8 MRAM Memory datasheet,Rev.2,6/2009 【6】S29JL064H 64 Megabit (8 M x 8-Bit/4 M x 16-Bit) datasheet,Revision A,March 26,2004 |
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请问下图大疆lightbridge2遥控器主板电源芯片型号是什么？
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使用常见的二极管、三极管和mos做MCU和模组的电平转换电路，但是模组和MCU无法正常通信，为什么？
341浏览 2评论
为了提高USIM卡电路的可靠性和稳定性，在电路设计中须注意的点有哪些？
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