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■ 爱特梅尔(Atmel)公司 Peter Bishop
集成电路应用中的四大挑战 采用的晶体管数目 晶体管数目会直接影响到裸片和封装尺寸、芯片成本及功耗。尽管生产工艺的不断进步使晶体管的面积越来越小，但静态和动态功耗取决于晶体管的数目。晶体管数目仍然是系统效率的一个重要指标。 所需时钟周期数目 这一因素影响性能和功耗。越来越高的时钟频率，加上日益缩小的工艺几何尺寸，使得在给定时间间隔内有更多的时钟周期，但却使功耗增加。时钟周期数目越少，意味着功耗越小。 应用产品的开发时间 这一因素对产品的市场接受度影响极大。一个产品如果错过了最佳的上市时机，整个开发工作可能就失败了。在许多情况下，软件开发比硬件开发所需要的时间更长。 非经常性工程成本 (NRE) 如掩模制造成本及硬件和软件开发成本。工艺越先进，NRE费用越高，这超出了许多应用的承受范围。 
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四大技术比较
微控制器(MCU) 这是一种信息处理与控制的通用器件，通过软件可用于各种不同的应用中。应用开发工作只限于软件开发与验证，NRE成本由特定MCU架构的所有用户分摊。由于时钟周期优化由代码优化决定，而代码量则影响到存储器所需的晶体管数目，故精简代码以便更高效率地利用MCU架构是非常重要的。一般来说，MCU能有效地(但却非最优化地) 使用晶体管和时钟周期。 数字信号处理器(DSP) DSP以硬连线方式实现许多信号处理算法的基本功能。它可为所需的操作优化晶体管数目和时钟周期，但灵活性却因此而变差。程序编写比MCU的简单。在许多情况下，DSP是某个应用的部分 (但非全部) 功能的最佳解决方案。许多MCU在指令集中都包含了基本DSP操作，这样无需专门的DSP就能够完成一些简单的信号处理任务。 现场可编程门阵列(FPGA) 利用FPGA，开发任务可简化为配置FPGA所需的编码工作，而且NRE成本可与庞大的用户群共同分摊。代价是存在大量的晶体管冗余 (故芯片成本很高)，并且时钟周期优化有限，功耗也相当高。 专用集成电路(ASIC) 上述三种技术都是以标准产品的形式提供的，一般具有比较大的选择性。即使是最匹配的应用，也总会包含一些冗余的晶体管和输入输出。它们无论在裸片尺寸、封装尺寸、输出引脚和功耗方面都不如被称为ASIC的第四种技术。ASIC是专门针对某个特定应用而定制设计的器件，可能嵌入一个或多个MCU 或 DSP 内核，在单个芯片上尽可能实现更多的系统功能。它可以优化晶体管和时钟周期的数目 (芯片成本和功耗因此得以降低)，但代价就是系统开发时间和NRE费用往往比采用MCU、DSP或FPGA时高出一个数量级。 |
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技术折衷
以上四种技术在实现四个因素的优化方面各有不同的折衷。对任何特定应用而言，每一种选择都存在着工程技术的折衷。有些应用可能因某个最重要的因素而特别青睐其中一项技术。例如，对于上市时间是关键的小批量应用，FPGA可能是首选。不过，大多数情况下，这种选择取决于所有因素的综合考虑，没有哪一项技术是最理想的。很多时候，这四种技术的组合或有序使用才是最佳的整体解决方案。 最为人熟知的示例之一是手机。大部分手机都有一个微控制器用于系统控制、一个DSP用于信号处理。另一个众所周知的折衷示例是，基本的系统功能采用MCU实现，专用任务选择一个小型FPGA 来完成。多处理器架构能以较少的时钟周期完成给定任务，但会增加晶体管数目，而且条件是应用软件必需能够使用器件架构的并行机制。 在终端用户产品生命周期的不同阶段采用不同的技术组合常常是最好的方案。在原型构建和产量爬升期间，为了减少开发时间、降低成本，FPGA或“MCU+DSP+FPGA”的解决方案可能是更好的选择。当产品投入量产时，其功能可被直接映像到ASIC 中，而后者嵌入标准的MCU或DSP内核，并吸纳了FPGA的逻辑，因此无需重新编写软件即可优化裸片尺寸、单位成本、时钟周期和功耗。开发ASIC的高NRE被分摊到大规模制造的产品中。 |
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可定制微控制器填补技术空白
可定制微控制器是一种集MCU、DSP和FPGA之所长的替代技术，也是向ASIC 过渡的一种中间方案。它由包含一个MCU的固定部分 (处理器、内存、外设和接口)以及一个数字逻辑金属可编程模块(MP)所组成，可通过定制该MP 来实现 DSP 或额外的MCU 与专用逻辑。图1所示为可定制微控制器与MCU、FPGA、DSP 及 ASIC技术的关系。 以一个典型应用为例，整体系统控制、联网、数据管理和用户接口都由MCU来处理，信号处理由DSP负责，专用逻辑则在FPGA上实现。这种应用的核心是一个三芯片解决方案，开发工作主要是对 MCU、DSP 和FPGA的编程。虽然没有硬件NRE支出，但单位成本相当高，尤其是FPGA部分。而且，其系统性能不是最优化的，因为 MCU、DSP 和FPGA之间的数据传输时钟频率往往低于其它两个组件的时钟频率。另外，功耗也相当高，而FPGA正是主因。再者，三个芯片及它们之间的互连占据了一定的电路板空间。这种实现方案在系统原型构建和产量爬升期是很理想，但对于量产而言却并非成本效益最高和能效最佳的解决方案。 只需对MCU或DSP软件进行很小限度的重新编写，这种三芯片结构就可变换为一个可定制微控制器 (图2)。嵌入在可定制微控制器中的业界标准处理器在很大程度上可以与标准产品MCU的代码兼容。若不兼容，则需要在高级语言层面(通常是C语言)重新编译应用代码，底层器件驱动程序则由可定制微控制器所提供的取代。这样一来，软件变换所需的工作量得以减少。如果可以获得DSP架构的 HDL 代码，那么 DSP 就可被映像到可定制微控制器的 MP 模块。否则，可以通过对软件进行一些修改，把一个等效的DSP映像到MP模块。另外，利用相同的开发工具可以把FPGA逻辑映像到MP模块。除了时钟速度提高之外，FPGA的逻辑功能和MP模块中的是完全一样的。 MP 模块中的DSP 和 FPGA实现方案可以通过多个嵌入式RAM 和双埠 RAM (DPRAM) 模块来优化。它们分布在MP模块中，并与使用它们的逻辑有快速的局部连接。DMA控制器以及连接MP模块与高速多层总线矩阵的并行端口可用来在MP模块、内部和外部内存、外设以及接口之间传输数据，无需处理器干预。对于任何需要同时进行数据传输和处理的应用而言，这都意味着可以节省大量时钟周期。 除了节省板上空间、降低材料清单成本之外，从本文开始时提到的四个方面来考虑，可定制微控制器也有明显的优势： ∙ 晶体管数目明显减少，尤其是利用MP模块来替代 FPGA。这可以减小硅芯片面积，从而降低成本和功耗。 ∙ 执行某项功能的时钟周期数减少，特别在可定制微控制器的 DMA 被完全开发利用的情况下。在提高系统性能的同时降低了功耗。 ∙ MCU+FPGA+DSP的解决方案和可定制微控制器之间可复用代码，这一优势能够最大限度地缩短可定制微控制器实现方案所需的时间。 ∙ NRE成本仅限于MP模块的布局布线以及金属掩模成本。 可定制微控制器适用于中到大规模量产的终端用户产品。不过，一旦产品进入超大规模生产阶段，进一步的优化就物有所值了。此时可以把可定制微控制器映像到标准单元 ASIC ，并去掉所有不用的外设、接口和内存模块以及 MP 模块中所有不需要的逻辑。MP 模块的晶体管密度类似于采用相同工艺的标准单元，因此经济性来源于去掉没有用到的门电路和嵌入式存储模块。 可定制微控制器到标准单元 ASIC的映像通过HDL代码来实现，修改量很小。在提交ASIC 布局布线和掩模制造之前，应该进行详尽的仿真以确保映像双方的功能性相同。虽然掩模的成本不菲，但可以通过大规模生产进行分摊。 |
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总结
可定制微控制器综合了MCU、DSP和FPGA技术的优势，代表着成本、性能和功效间的最佳权衡，可以作为在实现标准单元ASIC 超大批量生产之前，用于中到大批量制造的一种过渡解决方案。 来源：《世界电子元器件》 |
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