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你好
有人可以帮助我，我长期坚持这个瓶颈问题而且它停止了我的进步。 我是刚毕业的新人，刚开始在电子公司工作，我非常担心因为这个问题我可能会被解雇！ 他们非常依赖我，因为我是唯一使用Xilinx ISE的人。 基本上我只是在一个基本的比较器项目上测试这个问题，这样如果我能解决这个问题，我将能够为我的大项目做到这一点。 我的所有项目HDL文件都显示在word文档中，同时显示测试平台波形和模拟波形。 如您所见，输出波形与测试平台完全不匹配。 我在特定时间将输入设置为特定值，但在模拟期间没有任何改变，输入1和2都保持为“0”。 此外，输出似乎保持在'U'。 我已经阅读了Xilinx文档（AR：22548 http://www.xilinx.com/support/answers/22548.htm）来解决这个问题并完成了所有步骤，但这根本没有解决问题。 如果有人有时间，他们可以检查我的单词documetn，看看是否有任何可能的罪魁祸首文件，例如必须更新才能解决这个问题？ 非常感谢！ 壹岐 输出卡在U处且输入卡在0.doc 480 KB时出现问题 以上来自于谷歌翻译 以下为原文 Hiya can someone help me out, I stuck in this bottleneck problem for a long time and it's ceasing me to progress. I'm a rookie graduated who has just started in a electronics company and am VERY afraid that I might be sacked because of this problem! They rely heavily on me because I'm the only one who uses Xilinx ISE. basically I'm just testing this problem on a basic comparator project so that if I can fix this, I shall be able to do that for my bigger project. all my project HDL files are shown here in the word document along with the testbench waveform and the simulation waveform. as you can see the output waveform does not match the testbench at all. I set the inputs to specfic values at specific times, but during simulation nothing is changed, both inputs 1 and 2 stay at '0'. Furthermore the output seems to stay at 'U'. I have already read the Xilinx documentation (AR: 22548 http://www.xilinx.com/support/answers/22548.htm ) into fixing this and have done all of the steps but that hasn't solved the problem at all. If someone has time, could they check my word documetn to see if there are any posible culprit files which for example must be updated to solve this? Many thanks! Iki problem with output stuck at U and inputs stuck at 0.doc 480 KB 
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4个回答
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不用担心，但我已经解决了这个问题
告诉这里 http://www.xilinx.com/support/answers/29861.htm 我为我的修复选择了选项2！ 再次感谢 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 no worries ppl, but I've already solved the problem told here http://www.xilinx.com/support/answers/29861.htm I chose option 2 for my fix! Thanks again View solution in original post |
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不用担心，但我已经解决了这个问题
告诉这里 http://www.xilinx.com/support/answers/29861.htm 我为我的修复选择了选项2！ 再次感谢 以上来自于谷歌翻译 以下为原文 no worries ppl, but I've already solved the problem told here http://www.xilinx.com/support/answers/29861.htm I chose option 2 for my fix! Thanks again |
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解决方案的链接已被破坏。
我找不到这个问题的任何答案。 我生成了CORDIC 5.0 AXI-S IP内核用于平方根功能。 我的模拟产生了核心所有输出的所有X. 我尝试了提供的演示测试平台，它的行为方式相同。 为什么提供的行为模型不能真正起作用？ 我不打算在没有模拟的情况下工作硅片。 以上来自于谷歌翻译 以下为原文 The link to the solution is broken. I can't find any answers to this question. I generated the CORDIC 5.0 AXI-S IP core for a square root function. My simulation produces all X's for all outputs from the core. I tried the demo testbench provided, and it behaves the same way. Why can't the provided behavioral model actually work? I am not betting on the silicon working without a simulation first. |
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只是想澄清问题是结构化的Verilog网表 - 当Verilog是项目的默认输出语言时，ISE 14.7的唯一输出。
因此，当将CORDIC v5.0构建为平方根函数*并且*输出语言设置为Verilog时，问题是真实的。 解决方案：将项目设置更改为输出VHDL，然后使用生成的VHDL进行模拟。 以上来自于谷歌翻译 以下为原文 Just want to clarify that the problem is with a structural Verilog netlist - the only output from ISE 14.7 when Verilog is the default output language for the project. So the problem is real when building CORDIC v5.0 as a square root function *and* the output language is set to Verilog. Solution: change project settings to output VHDL, then use the resulting VHDL for simulation. |
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只有小组成员才能发言，加入小组>>
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