完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
刘建峰，成立，杨宁，周洋，凌新，严鸣
(1．江苏大学 电气与信息工程学院，江苏镇江 212013；2．南通职业大学电子工程系，江苏 南通 226007；3．镇江市312国道管理站，江苏 镇江 212001) 0 引言 随着无线通信事业的飞速发展，产生了多种通信技术标准，诸如Bluetooth，GSM，WiFi，ZigBee等，通信频率也从数百兆赫到数千兆赫不等。从应用成本和性能角度来看，由于调谐范围宽、可靠性高的射频(RF)芯片具有广泛的使用价值，所以是当前无线通信系统的设计热点之一。而作为无线RF收发芯片的核心部件的压控振荡器(VCO)，其性能好坏直接关系着RF芯片的质量。因此，多标准的通信技术对VCO提出高性能要求：获得更宽的调谐范围和更低的相位噪声(Nphase)。文献[1]介绍了一种增益可调节的CMOS LC VCO，但调节范围只有4.39～5.26 GHz，功耗为9.7 mW，在1 MHz偏频处Nphase为-113.7 dBc／Hz。文献[2]设计了一种采用正交耦合结构的CMOS VCO，其调谐范围也仅为3.6～4.9 GHz，功耗为8 mW，在1 MHz偏频处Nphase为-114 dBc／Hz。为了解决上述文献带宽较窄、Nphase值偏高的缺陷，特设计了一款0.35μm SiGe BiCMOS差分LC VCO。 
0
|
|
相关推荐
3个回答
|
|
|
1 LC VCO电路设计
1.1 低Nphase值VCO的设计方案 Nphase值是VCO电路的一项重要性能指标，通常定义为给定频率处1 Hz带宽内的噪声信号功率与输出信号总功率之比。在实际分析时常使用经典的D．B．Leeson的相位噪声L(Δω)计算式 式中：F为经验系数，不同的工艺有相应的取值范围；k为玻尔兹曼常数；T为Kelvin温度；Ps为信号功率；Δω为偏离频率，Δω1／f3为振荡器中有源器件的闪烁噪声角频率；ω0为振荡信号角频率；QL为LC谐振腔品质因数。Nphase主要由热噪声(thermal noise)和闪烁噪声(flicker noise)组成，闪烁噪声与VCO信号波形的对称性有关，可通过设计信号摆幅对称的VCO来改善闪烁噪声，以减少对Nphase的影响，采用差分结构可使得输出波形完全对称。由式(1)知，VCO的Nphase与QL的平方成反比的关系，当LC谐振腔的品质因数增加时，就增强了对谐振频率的选择性，使谐振点处频谱曲线变得更加尖锐，这就抑制了外部电路对VCO的Nphase的影响。要求设计时尽可能使用高Q值的片上电感。而基于微电子机械系统(MEMS)技术的片上螺旋电感，由于它采用降低损耗衬垫、减小金属线圈损耗和构造三维立体结构等新技术，电感性能要优于传统的片上电感，同时Q值也得以提高，且其体积小、功耗低、易于片内集成。 表1为平面螺旋电感与MEMS多层螺旋电感性能对比，从表中可以看出，电感量相当的两种工艺方法，MEMS多层螺旋电感在更低的工频下具有较高的Q值。采用HFSS器件软件设计工具对电感进行了建模仿真，获得该电感在4.0 GHz时的电感值L≈1.04 nH，Q≈11.3。现代通信系统要求VCO具有更高的频率，这样对VCO在更高频率处的Nphase值要求就更高，其频率一般高于VCO的拐角频率，会导致热噪声成为Nphase值的主要来源。VCO电路中热噪声主要与尾电流有关，尾电流增大，热噪声会随之增加，反之则减小，但一味地减小尾电流将使电路输出信号摆幅过小，甚至造成电路工作不稳定，以致停振。因此设计中对负阻电路的跨导作了优选，使电路拥有足够大的振荡幅度时，不致产生过量的热噪声而引起Nphase值增大。 1.2 VCO电路结构 所设计的LC VCO电路拓扑结构如图1(a)所示。其中M1，M2为交叉PMOS管结构，构成负阻环节；M3，M4及IBl构成尾电流镜电路，为了减小该电路的1／f噪声对VCO的L(△ω)的影响，通常使用PMOS管构成，原因是PMOS管比NMOS管有更低的闪烁噪声拐角频率，同时M3，M4的宽长比一般较大，这样可以改善低频率闪烁噪声；L1～L4，CV，M5，M6及电容降列构成了LC谐振腔。图1(b)为电容开关阵列内部结构，其中C1，C2为电容阵列。通过切换以实现多波段VCO，该方法使用3只NMOS管控制电容的断开或闭合，当UC1，2为高电平时，NMOS处于导通状态，电容阵列处于开启状态，相反UC1，2为低电平时，电容阵列处于关闭状态，从而实现多波段切换；设计时波段切换除了采用电容阵列外，还使用开关电感器来实现更大范围的波段切换，两只NMOS管M5，M6用于电感器的开关切换，当UL给出关闭信号时，M5，M6相当于短路，此时的电感为L1或L4，当UL给出开启信号时，M5，M6相当于断路，此时的电感量相当于L1与L2或L3与L4之和；CV为累积型MOS电容，与普通变容二极管相比，其具有较大的调谐范围与较好单调性，设计中MOS电容在0～3.3 V的调谐电压下，电容量变化范围为0.7～1.4 pF。Q1，Q2和恒流源IB2，IB3构成输出缓冲器，目的是将信号进行放大。另外，图1(a)中Q1，Q2为BJT，其他均为CMOS器件，这样通过采用SiGe BiCMOS技术，提高了缓冲器的工作速度及驱动能力，在VCO振荡波形缓冲输出的同时还减小了外部电路对VCO振荡环节的噪声干扰。 |
|
|
|
|
|
2 流片制作及实测结果分析
采用0.35μm SiGe BiCMOS工艺，且用高掺杂衬底来降低闩锁效应，对所设计的VCO电路进行工艺流片，芯片照片如图2所示，整个芯片尺寸为1.2 mm×1.4 mm，电路版图设计主要考虑降低寄生电感、电容参数及其敏感性，同时减小输出波形失真并尽量保证布局的对称性。由于振荡器结点处的寄生效应直接影响压控振荡器的性能指标，所以为减小金属层与衬底之间的寄生电容，直接采用顶层金属层作为振荡器结点的连接层。另外，通过加厚金属层厚度来增大电流，从而抑制寄生电容。为了优化芯片设计，开关电容阵列放置于输出端和两个电阻之间。 工艺流片在江苏省电工电子学重点实验室进行，实验条件和测试过程为：先将LC VCO芯片经键合线与PCB板相连，再把PCB板固定在Al基座上，然后焊接片外元器件于PCB板上，最后将振荡输出信号经SMA接插件与测量仪器、仪表相连接。使用国产华博WS-100B电子电路实验设备进行测试，并用美国泰克Tektronix TDS5034B数字示波器显示振荡波形并测试频率等参数。MOS器件宽长比及电容电感之值如表2所示。表中(W／L)1， (W／L)2， (W／L)3， (W／L)4～6分别为M1，M2，M3，M4～M6的宽长比。通过变换电容阵列及开关电感等参数，共测出6组波段：1.9～2.1 GHz，2.1～2.4 GHz，2.4～3.0 GHz，3.0～3.4 GHz。3.4～4.2 GHz，4.2～5.7 GHz。当电容阵列与电感全为关闭状态时，电路获得4.2～5.7 GHz连续可调谐的输出信号，反之，当电容阵列与电感全为开启状态时，电路获得1.9～2.1 GHz的最低频率输出信号，如图3所示。这6组波段是连续可调的，因而构成了1.9～5.7 GHz的连续、可调的带宽范围。 图4是所设计的VCO电路工作在2.4 GHz时的两路差分输出仿真实验波形。由图4可见，当电源电压为3.3 V时，电路经21 ns后进入稳定振荡状态，此时所设计的VCO的核电流约为1.8 mA，输出电压摆幅达到3.6 UP-P(UP-P为输出电压峰-峰值)，从图上明显可见，波形对称性良好。图5是所设计的VCO在中心频率为2.4 GHz、偏离中心频率1 kHz～1 MHz时获得的仿真与实测相位噪声(Nphase)曲线对比情况。根据曲线图可知，在偏离中心频率1 MHz处，所设计的VCO的仿真Nphase值为-110.35 dBc／Hz，实测Nphase值为-111.64 dBc／Hz，此实测数据比文献[1]的-113.70 dBc／Hz降低了2.06 dBc／Hz，比文献[2]的-114.00 dBc／Hz降低了2.36 dBc／Hz。表3给出了文献[1-2]及所设计的VCO的仿真与实测数据比较情况，其中fW表示带宽；tPD表示起振时延；DP表示起振时延一功耗PD。由表3数据易见，所设计的VCO的频率范围、相位噪声都比文献[1-2]有所改善，虽然实测功耗PD比文献[1-2]略大3～4 mW，但起振时延比文献[1-2]小了约24 ms。而综合性能指标——起振时延-功耗积DP却比文献[1-2]约小100 pJ，足以验证了所设计的LC VCO电路在高速、低功耗性能方面的优势。 |
|
|
|
|
|
3 结论
运用台积电(TSMC)0.35 μm SiGe BiCMOS进行工艺设计，并实验验证了一种集成多波段、低噪声的差分BiCMOS LC VCO。所设计的VCO采用开关电容阵列和开关电感，以达到加宽频带的目的；另外优选LC谐振腔负阻跨导，使之工作在最佳振荡状态；另外，文中选用高Q值的MEMS多层片上螺旋电感，有效地降低了Nphase值。对所设计的LC VCO先进行了版图优化设计，优化措施包括降低闩锁效应、抑制寄生电容等，然后做了工艺流片和硬件电路以及仿真实验。比较实测结果，从而说明了所设计的LC VCO可工作在6种频率范围内，从最低频率1.9 GHz到最高频率5.7 GHz，为连续的宽带调谐范围。与文献[1-2]中的VCO相比，所设计的VCO拓宽了频带，当中心频率为2.4 GHz时，在偏离中心频率1 MHz处的实测Nphase值为-111.64 dBc／Hz，比文献[1-2]中的VCO有所降低；当电源电压为3.3 V时所设计的VCO的实测核静态电流约为1.8 mA，而起振时延-功耗积则降为355.6 pJ，因而验证了设计工作的正确性。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
946 浏览 2 评论
12850 浏览 0 评论
4140 浏览 7 评论
2350 浏览 9 评论
2183 浏览 2 评论
470浏览 2评论
827浏览 2评论
947浏览 2评论
419浏览 1评论
657浏览 1评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1778
评论
淘帖
1521
