基于内核的FPGA测试解决方案

1753 FPGA 内核可编程逻辑

问答对人有帮助，内容完整，我也想知道答案 1 安捷伦公司数字测试资深技术/市场工程师冀卫东为满足日益复杂的数字化系统的设计要求，FPGA的密度及复杂性也在急速增长，越来越多的系统或子系统功能在FPGA内部实现，其先进的功能和高集成度使FPGA成为极具吸引力的解决方案，进而也使得基于内核的FPGA测试方案浮出水面。 1
2019-7-11 06:15:12　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jerry1978 该类别下有 6 个回答。邀请回答唯安an 该类别下有 5 个回答。邀请回答周小舟1 该类别下有 4 个回答。邀请回答 liese 该类别下有 4 个回答。邀请回答 h1654155957.9852 该类别下有 4 个回答。邀请回答 LY90186 该类别下有 4 个回答。邀请回答 hjh22678 该类别下有 4 个回答。邀请回答 vnwueurw 该类别下有 4 个回答。邀请回答 vtwterwer 该类别下有 4 个回答。邀请回答 ChristineGu 该类别下有 4 个回答。邀请回答 bei232 该类别下有 4 个回答。邀请回答 diaoshayu 该类别下有 4 个回答。邀请回答 nyvvhxcs 该类别下有 4 个回答。邀请回答 ben233 该类别下有 3 个回答。邀请回答 liaosanguo 该类别下有 3 个回答。邀请回答 nvywyer 该类别下有 3 个回答。邀请回答 yunhanuser 该类别下有 3 个回答。邀请回答胡德胜快回答该类别下有 3 个回答。邀请回答 fen556 该类别下有 3 个回答。邀请回答 jfuwre 该类别下有 3 个回答。邀请回答举报余正成相关推荐 • 求一款FPGA供电问题的解决方案 1445 • FPGA测试面临哪些挑战？测试方案是什么？ 2099 • 为什么推出Virtex-5LXT FPGA平台和IP解决方案？ 1010 • 将DDR内存模块与FPGA连接用于基于微网格的RTL解决方案是否有必要？ 1759 • 混合扫描测试解决方案的优势是什么 1150 • 无法看到FPGA的spi内核 1420 • 如何实现高性能的射频测试解决方案 1034 • 如何选用FPGA和完整的IP解决方案优化其电气架构？ 1677 • 如何用FPGA和完整的IP解决方案优化汽车电气架构？ 1478 • 如何用FPGA和完整的IP解决方案优化汽车电气架构？ 1857 2个回答

答案对人有帮助，有参考价值 0 仿真不能发现所有问题虽然FPGA的功能在不断增加，但芯片的面积却是有限的，提供的针脚数量却没有以相同比例提高。由于关键的硬件和软件的交互工作通常发生在FPGA的内部，使得查看FPGA内部信号的需求不断提高，而专门为提供这种查看能力可以使用的针脚数量却十分有限，这就使得调试很成问题。 FPGA厂商都提供了仿真工具，仿真对于ASIC设计团队至关重要。但随着设计的复杂程度不断加深，系统的复杂性使得系统验证和调试的时间在增长，针对SOC类型的FPGA设计，这个步骤占整个设计周期的50％，为了保证测量的置信度，在线几秒钟的运行操作，可能会需要设计者几天甚至几周的仿真。仿真能发现和排除较为明显的错误，但不能发现所有的问题，尤其是：难以预料的边缘的情况；难以仿真FPGA与系统中的其他部分的相互配合情况；难以仿真布线所造成的对信号完整性的影响所导致的错误；不能仿真异步的事件；难以达到100％的代码覆盖等等，使得FPGA的设计者在仿真和系统原型之间徘徊不前，导致研发进度的推迟。

2019-7-11 15:34:34 评论举报孙婧

答案对人有帮助，有参考价值 0 基于内核的FPGA调试方案传统的FPGA测试方法是将内部被测节点连到外部管脚，再通过逻辑分析探头连接到外部的逻辑分析仪的对应通道，根据被测信号的管脚位置和名称对逻辑分析通道进行命名。这种方法可充分利用逻辑分析仪的强大功能。但也存在着局限性，如1对1的连接和测量：每个FPGA调试管脚对应一个内部信号节点；固定的内部信号节点，要改变新的测量节点，必须重新设计，不但费时费力而且会由此改变信号的原有时序；每次改变被测信号都要停下来重新连接仪器，重新定义信号的管脚位置和名称，这是非常繁琐的工作。 FPGA的管脚是宝贵的资源，专用于调试的管脚通常非常少，一般是几个到32个左右，这个端口成为路由输出内部信号进行测量的重要管道。专用于调试的每个管脚，只对应内部单一的被测信号。若要增加或改变被测的信号，需要改变设计，重新合成，重新安排管脚的位置，重新布线，不仅会消耗大量的时间，还可能会改变电路的原有时序。内核辅助调试为实现迅速而且深入的测试提供了一种极具吸引力的方法。内核辅助调试通过为FPGA内置用于测量的电路，以便更好、更迅速地实现测量。已经有大量的工程师使用了这种方法，他们在片内增加自己设计的多路复用器，以便通过固定数量的管脚访问更多的FPGA内部信号。相当多的设计团队目前仍在继续使用这种方法。尽管这种方法在固定数量的管脚上提高了信号的访问能力，但它在协助设置外部仪器方面(如示波器或逻辑分析仪)没有任何措施。此外，每个团队必须设计一种方法来控制这个多路复用器，这种额外的设计工作不但增加了工作量，而且占用了很多内部资源，而这些资源本来可以更好地用来设计FPGA，而不是用于调试电路的设计。现在，许多FPGA厂商都提供了商用版的用于芯片上调试的内核，从而大大降低了在FPGA内生成这些内核的工作量，这些内核甚至可以在开发流程的后期再增加进去。FPGA厂商提供的芯片上调试内核采用JTAG作为通信接口，这种内核使用FPGA的内部资源，构建成内置的逻辑分析仪(ILA)，它进行FPGA内部信号的测量，并把数据存储在FPGA的内部存储器里，通过JTAG通信接口将数据送出到调试软件如ChipScopePr0或Quartus Ⅱ等进行分析，而不占用任何芯片管脚。使用这种调试内核，在设计环境中选择要测量的信号，一般通过netlist来实现。它是在没有剩余管脚进行调试的唯一查看方法，测量数据被存储在宝贵的芯片内的存储器里，且容量受限，为调试提供的存储容量限制着测量的深度。这种内核仅提供状态分析，不能提供定时分析。由于设计本身在很大程度上占用了芯片内部资源和内部的存储器，会影响FPGA的原有设计，若调试之后去掉这个内核，同样会改变内部电路的时序，所以尽管占用内部资源，很多工程师完成调试后，宁愿将其留在FPGA内部。来源：中国电子报

2019-7-11 15:34:40 评论举报 h1654155275.5969