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EP技术
开发EP技术有三个主要目的。第一个目的是开发一种技术，使得无线和便携式产品中现用的无源元件至少可被嵌入30～50%。Motorola研发的EP技术一开始致力于改进嵌入聚合物厚膜（PTF）电阻的方法，以及了解采用HDI电介质（PCC或光通路）以形成简单的平板电容器和2.5匝多层电感的限制条件。其后，他们又致力于开发用于嵌入大数值分立电容器的新型高介电常数材料。 第二个目的是使该技术与传统的HDI-PCB制造工艺和设备相兼容 ，以最大限度地减少投资并加速供应基地的形成。PTF电阻、HDI介电平板电容器和电感的生产均依赖于大多数HDI-PCB制造厂的现有设备。填充了高介电常数陶瓷的光致介电（CFP）夹层（mezzanine）电容器要求采用幕涂（curtain coating）或垂直辊涂(vertical roller coating)及溶剂显影（solvent developing）工艺。 第三个目的是使新型的EP技术比现有的其他选择方案更便宜。采用薄金属膜来制造嵌入式电阻已变得较为普遍，但这些材料制成的薄膜电阻范围有限，且货源和制造基地稀缺。同样，现有的电容技术其适用性有限，不允许采用分立电容器，且不易加工。 EP技术与任何的1-X-1或2-X-2 HDI加高工艺（build-up）相兼容。PTF电阻的丝网印刷技术在业界的应用已有几十年的历史，可为大多数PCB制造厂所采用，而且在材料和加工方面都显示出低成本的特点。HDI介电嵌入电容器和电感的适用性受到限制，但它们是HDI加高工艺所固有的，且嵌入时无需额外成本。 下面简述每个可嵌入元件的可靠性和性能。 |
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PTF电阻
商品化的PTF印剂（inks）的改进加上内部开发的工艺改良措施实现了适用范围广、可靠性高的PTF嵌入式电阻技术的推广应用。ASAGU TU-00-8碳酚醛树脂印剂用于制造嵌入式PTF电阻。这种印剂的薄膜电阻率可在每方35 M 之间，并可通过混合以获得位于其间的任何数值。PTF电阻技术允许在同一层上印刷多种印剂，由此获得小至18 、大至10M 的电阻。 传统的做法是把嵌入式电阻直接印刷在蚀刻铜条或丝网银条上。两种电阻生产工艺均不能满足业界对高可靠性和不断增长的空间节约方面的要求。 Motorola公司的EP技术在铜条和丝网印刷PTF电阻之间插入了一种专有材料。采用一种直接沉积在铜条上的界面稳定性助触媒来替代传统的银膏，能够显著地减轻环境应力条件下的电阻漂移，同时保留了光刻制模铜版的精确边缘轮廓和密度上的优势。 当采用稳定性助触媒时，暴露于85%RH/85℃条件下500小时之后的电阻的总体变化不超过初始值的 10%。而且当置于烘烤条件（125℃，3小时）下时，这一阻值的增加是完全可逆的。因此，不能表示实际工作条件下的器件性能。在单独的测试中，光对电阻进行5X-高温回流焊（峰值温度220℃），随后施以500次的液体-液体热冲击，电阻的变化在 4%以内。 |
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电容器
电容器技术的开发分两个阶段。在技术应用的第一阶段，HDI电介质被用来做成平板电容器。当电介质厚度为50微米时，典型HDI电介质的电容密度为0.8pF/mm2。这就把合理的可嵌入式电容器的范围限制在12 pF以下。 在该技术应用的第二阶段，通过与Vantico AG公司的合作，共同开发出了一种高介电常数的CFP材料，使得可把分立电容器嵌入在核心层与外HDI层之间（夹层电容器由此得名）。 |
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电感
电感技术专注于制作可嵌入范围高达22nH的2匝和2.5匝的多层螺旋电感。开发工作致力于建立用于预测各种RF条件下嵌入式电感特性的数学模型，并确定变化的主要原因。嵌入式螺旋电感的容限在15%～20%之间，且受记录、印刷-蚀刻以及各PCB制造厂对HDI电介质厚度控制能力的影响。 |
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设计根据
用于在任何给定的设计中选出可嵌入的无源元件的方法。选择过程总是始于对材料清单和电原理图的分析。作为确定可嵌入无源元件的初步筛选，首先应分析每个元件的数值和容限，随后对那些在嵌入时对电路功能至关重要的元件进行评估。重要的元件可能是指要求高Q值、高功耗或对噪声敏感的无源元件，以及那些用于对电路功能进行微调的元件。 此外，电气工程师必须决定如何对EP元件进行布局，以使各功能不至相互干扰并由此降低整个电路的功能（交互/寄生电容或电感）。最后必须进行计算以确定在各个层上是否有足够的空间来嵌入全部被选择的元件。可把EP电路元件相互组合起来，同时把EP元件与SMT元件组合起来，以形成一个总体面积更小、功能相当的模块。 选择完成后，必须比较EP组装模块和等效的SMT模 块的成本。早期的许多EP模块设计采用的是直接替换现有SMT陶瓷RF模块的方法。 新的EP设计不适用于这种简单的比较，因为很多时候非EP替代方案并不存在。尽管如此，对于大多数RF及其他模块应用而言，EP技术已证明是一种降低成本的行之有效的方法。 RF模块的案例研究 |
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