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摘要 针对FFT算法基于FPGA实现可配置的IP核。采用基于流水线结构和快速并行算法实现了蝶形运算和4k点FFT的输入点数、数据位宽、分解基自由配置。使用Verilog语言编写，利用ModelSim仿真，由ISE综合并下载，在Xilinx公司的Virtex-5 xc5vfx70t器件上以200 MHz的时钟实现验证，运算结果与其他设计的运算效率对比有一定优势。
在现代声纳、雷达、通信、图像处理等领域中，数字信号处理系统经常要进行高速、高精度的FFF运算。现场可编程逻辑阵列(FPGA)是一种可定制集成电路，具有面向数字信号处理算法的物理结构。用FPGA实现FFT处理器具有硬件系统简单、功耗低的优点，同时具有开发时间较短、成本较低的优势。基于FPGA实现的数字信号处理系统具有较高的实时性和嵌入性，并能方便地实现系统集成与功能扩展。基于FPGA的硬件实现FFT通常有两种方法：(1)并行方法，其采用多个蝶形处理器并行运算，能对较高的数据采样率进行运算，但其硬件规模较大，当在FPGA上要实现较大点数的FFT时较为困难。(2)串行方法，采用一个蝶形处理器完成运算，使用的逻辑资源较少，但运算速度较慢。本文在串行方法的基础上实现了一种在FPGA上实现的可配置FFT IP核，具有输入点数可配置(实现0～4 096点自由配置)、数据位宽可配置、分解基可配置的特性。 
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1 原理分析
自从基2快速算法出现以来，人们仍在不断寻求更快的算法。基4 FFT算法比最初的基2 FFT算法更快，但从理论上讲，用较大的基数还可进一步减少运算次数，但要以程序(或硬件)变得更复杂为代价。提高FFF处理速度的4个主要技术途径是采用流水线结构、并行运算、增加蝶形处理单元数目和高基数结构。 1.1 基2算法基本原理 点数N是2的整数次幂，将x(n)先按n的奇偶分成两组 与基2算法类似，对于N点有限长序列x(n)的DFT按照时域分解展开有 |
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2 可配置FFT IP核硬件结构
现有的FFT IP核在硬件实现时不具备并行度可配置能力，只提供全循环、全流水、循环展开与流水结合等形式下的某种特定实现，可重用性较差，难以适应不同的计算吞吐量和对计算资源和计算时间的需求。可配置FFT IP核技术实现FFT算法流水、循环等并行化参数的可配置问题，兼顾FFT转换点数、输入输出数据位宽、蝶形运算基数、输入输出FIFO深度的可配置，满足不同应用条件下IP复用的需求，适应各种环境和数据吞吐量的FFT运算。可配置FFTIP核功能组成如图1所示。 2.1 IP核整体方案 设计可配置FFT处理，其整体结构如图2所示，设计采用基2蝶形和基4蝶形运算两种配置方式，供用户选择。输入数据实部和虚部分开存储，需4个RAM，为实现对连续流输入可连续流输出，其模块构成如图2所示。 2.2 可配置蝶形单元模块 在FFT IP核的蝶形运算单元设计中，蝶形单元的运算过程：第一个时钟周期是将下结点与旋转因子复乘的实数乘法进行计算;第二个时钟周期是将复乘中的实数进行加减运算;在第三个时钟周期是计算复乘结果与上结点的加减运算，即将蝶形运算单元的结果输出。可配置蝶形运算通过在基2和基4两种分解基之间切换来实现，其模块图如图3所示。 蝶形运算的旋转因子存储在ROM_RAT中，其中存储了基4运算和基2运算的旋转因子，实部和虚部分开存储，通过外部信号EN对其使能，为控制ROM存储空间的占用，不同分解基的旋转因子可公用，通过地址信号ADR选取控制。 |
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3 仿真、综合结果分析与验证
将设计的IP核进行基于ModelSim的仿真，设置时钟频率为200 MHz，数据位宽为36位，在基2和基4两种分解基下，分析1 024点和4 096点的运算效率，其仿真图像如下所示。 图4是1 024，点的基2算法仿真结果，在这种算法下完成数据录入的时间点为113.1μs，完成结果输出的时间点为123.4μs，运算时间为10.3μs。图5是1 024点的基4算法仿真结果，在该种算法下完成数据录入的时间点51.3μs，完成结果输出的时间点是61.6μs，运算时间为8.3 μs。 |
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4 结束语
本文设计的可配置FFT IP核具有灵活性强、容易扩展和设计可复用的特点，实现分解基可配置、位宽可配置、输入输出点数可配置。从验证结果可以看出，本文数据的可配置IP核具有结构简单及占用硬件资源适当的特点，在FPGA中以实现高速数字信号处理，在处理速度和灵活性方面更有优势。随着处理点数的增加，其优越性将更加明显。 |
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