[问答]

请问所有输出时钟是否会相互对齐？

问答对人有帮助，内容完整，我也想知道答案 0 嗨，我有四个DCM生成不同频率的时钟。所有DCM都由来自外部振荡器的单个clk供电。所有输出时钟是否会相互对齐？带着敬意 Vintu 以上来自于谷歌翻译以下为原文 Hi , I have four DCM's generating Clocks of different frequency . All the DCM's are fed by a single clk from an external oscillator . Will all the Output clocks will be phase aligned with each other ?. With regards Vintu 0
2019-6-28 09:37:51　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报蒋思颖相关推荐 • hmc7044使用外部VCO时钟输入时，如何使得时钟能够相位对齐？ 495 • 多个开关电源会相互干扰吗？ 3937 • 请问锁定信号是否与virtex-4 FPGA中DCM生成的时钟对齐？ 1032 • AD9266输出数据的沿和时钟的沿为什么是对齐的？ 669 • AD9516-1能否做到不同芯片间的输出对齐呢？ 279 • STM8L的输入捕获和输出比较会相互影响吗？ 161 • 请问ADAU1701中的输入字长在左对齐时是否可以在16bit,20bit和24bit中任意选择？ 2492 • 如果时钟边沿和输出不对齐会发生什么？ 677 • ADAU1701中的输入字长在左对齐时是否可以在16bit,20bit和24bit中任意选择？ 8323 • ARM处理器是否曾经为指令或数据访问生成未对齐的突发 2035 1个回答

答案对人有帮助，有参考价值 0 五，不，他们不会。由于它们都是不同的频率，因此它们将仅在每个D输入时钟（D =除数，M =乘数）对齐。由于所有M和D计数器都在每个DCM内，并且不能同时全部复位，因此这些偶然的相位对齐将是巧合（它们将发生，但在每次重置和重新锁定后不可预测）。我假设您正在使用CLKFX输出，正如您所说的“不同频率”。如果你没有使用CLKFX，而是使用CLK2X，CLKDV和CLK0（等）输出，那么它们将在某些边沿上全部相位对齐，但该边沿将随每次复位/重新锁定而变化。我强烈建议您尽可能多地使用一个DCM：它确实有多个输出，并且它们都可以在同一个DCM中同时使用！我看到设计人员每个时钟使用一个DCM，这既浪费资源又耗电。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译以下为原文 v, No, they will not. Since they are all different frequencies, they will only be phase aligned aligned every D input clocks (D=divisor, M=multiplier). Since all the M and D counters are within each DCM, and can not be all reset at once, these occasional phase alignments will be coincidences (they will happen, but not predictably after each reset and relock). I am assuming you are using the CLKFX output, as you did say "different frequencies." If you are not using the CLKFX, but the CLK2X, CLKDV, and CLK0 (etc.) outputs, then again, they will all be phase aligned on some edge, but that edge will vary with each reset/relock. I strongly suggest you use one DCM as much as possible: it does have a number of outputs, and they may all be used at once from the same DCM! I have seen designers use one DCM per clock, which is a waste of both the resource and the power. Austin Lesea Principal Engineer Xilinx San Jose

2019-6-28 09:43:49 评论举报潘晶燕